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公开(公告)号：CN108538910A
公开(公告)日：2018-09-14
申请号：CN201810149376.7
申请日：2018-02-13
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/423
Abstract: 本发明公开了一种具有复合栅的IGBT芯片，包括晶圆基片以及形成在晶圆基片上的若干个依次排列的元胞，元胞包括两个轴对称的复合栅单元；复合栅单元包括设置于晶圆基片上的源极区和栅极区，栅极区包括设置于源极区两侧的平面栅极区和沟槽栅极区；沟槽栅极区包括沟槽栅和辅助子区。本发明提供的具有复合栅的IGBT芯片，通过将平面栅极和沟槽栅极复合于同一元胞，从而大幅度提升芯片密度并保留沟槽栅低通耗，高电流密度和平面栅宽安全工作区的特性。
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公开(公告)号：CN108511521A
公开(公告)日：2018-09-07
申请号：CN201810149749.0
申请日：2018-02-13
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L21/331
Abstract: 本发明公开了一种具有含虚栅的复合栅结构的IGBT芯片的制作方法，包括：在晶圆基片上刻蚀形成相邻的第一和第二沟槽，在第二沟槽形成第二沟槽栅极作为虚栅极，然后在形成通过多晶硅相连的第一沟槽栅极和平面栅极。虚栅极位于第一沟槽栅极和平面栅极之间并与其通过氧化层隔离。沟槽栅有源区和平面栅有源区中自下而上分布的N阱区、P阱区、P+掺杂区和N+掺杂扩散区均通过相同的工艺实现。本发明实现平面栅极和沟槽栅极共存于同一芯片，从而大大提升芯片密度，并通过虚栅极悬空或接地的方式有效屏蔽平面栅结构和沟槽栅结构二者间相互干扰，同时优化复合栅的输入和输出电容，优化芯片开通速度，以及降低开关损耗。
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公开(公告)号：CN107425061A
公开(公告)日：2017-12-01
申请号：CN201610348468.9
申请日：2016-05-24
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/08 , H01L29/06
Abstract: 本发明提供一种新型变掺杂阳极IGBT结构及其制作方法，IGBT结构包括集电区，其中，集电区包括有源区对应的第一集电区和终端对应的第二集电区，第一集电区的掺杂剂量高于第二集电区的掺杂剂量。由于有源区对应的第一集电区与终端对应的第二集电区的掺杂剂量不相同，第一集电区的掺杂剂量高、空穴注入效率高，而第二集电区的掺杂剂量低、空穴注入效率低，可使得该IGBT结构既能获得良好的导通性能，又具有较高的抗动态雪崩性能。
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公开(公告)号：CN106449744A
公开(公告)日：2017-02-22
申请号：CN201611099482.6
申请日：2016-12-02
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L21/331
Abstract: 本发明公开了一种新型具有栅极内嵌二极管的沟槽栅IGBT及其制备方法，包括：步骤1，在IGBT器件主体进行P-base区和N型增强区注入；步骤2，对IGBT器件主体进行沟槽刻蚀之后，沉积栅氧化层；步骤3，在栅氧化层上沉积N型掺杂的多晶硅层；步骤4，在N型掺杂的多晶硅层上沉积P型掺杂的多晶硅层，P型掺杂的多晶硅层将沟槽填满；步骤5，在P型掺杂的多晶硅层上生长多晶硅氧化层；步骤6，对完成多晶硅氧化层生长的IGBT器件主体进行源极注入，形成源极区；步骤7，对形成源极区的IGBT器件主体进行钝化层淀积与刻蚀，形成栅电极和阴极接触区。通过在栅极的沟槽内设置内嵌二极管，增大从阳极经栅极流出电流通道的电阻，遏制栅极寄生电容对开关速度的影响。
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公开(公告)号：CN107342317B
公开(公告)日：2020-08-14
申请号：CN201610280931.0
申请日：2016-04-29
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/423 , H01L29/739 , H01L21/331 , H01L21/28
Abstract: 本发明提供一种新型U型槽IGBT及其制作方法，其中，IGBT包括：半导体衬底和元胞区；元胞区包括位于半导体衬底表面内的第一基区、第二基区、位于第一基区中的第一源区、位于第二基区中的第二源区和位于第一基区与第二基区之间的U型槽，U型槽底部位于半导体衬底内，U型槽内表面覆盖有氧化层，且氧化层覆盖范围从U型槽内表面延伸至部分第一源区和部分第二源区，氧化层上覆盖有多晶硅层，且多晶硅层填满U型槽。上述IGBT结构，能更多的引入载流子，并且这种结构仅在导通时才引入大量的非平衡载流子，因此不会降低IGBT的击穿电压，能够明显的改善IGBT的导通电流密度与击穿电压之间的折中关系。
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Patent Agency Ranking
公开(公告)号：CN108598160B
公开(公告)日：2020-01-07
申请号：CN201810148664.0
申请日：2018-02-13
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/423 , H01L29/06
Abstract: 本发明公开了一种具有折叠型复合栅结构的IGBT芯片，包括若干复合栅单元，每一所述复合栅单元包括栅极区和位于所述栅极区两侧的有源区，其中，所述栅极区包括：在所述栅极区的指定位置向下刻蚀而成的至少一个沟槽，所述沟槽内设置有沟槽栅极；位于所述栅极区的表面上的平面栅极，所述平面栅极与沟槽栅极相连。所述有源区包括分别位于所述栅极区两侧的沟槽栅有源区和平面栅有源区，沟槽栅有源区和平面栅有源区均包括自下而上分布的N阱区、P阱区、P+掺杂区和N+掺杂扩散区。采用本发明可以大幅度提升IGBT芯片密度，并保留沟槽栅低通耗、高电流密度和平面栅宽安全工作区的特性。
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公开(公告)号：CN109873032A
公开(公告)日：2019-06-11
申请号：CN201711268537.6
申请日：2017-12-05
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明公开了一种沟槽栅IGBT器件及其制造方法。该沟槽栅IGBT器件主要包括：P型基区；通过向P型基区注入N型离子而形成的两个第一N+掺杂区；两个沟槽，其宽度分别小于对应的两个第一N+掺杂区的宽度，使得两个沟槽在靠近彼此的一侧分别留有部分第一N+掺杂区；通过向位于两个部分第一N+掺杂区之间的P型基区注入N型离子而形成的第二N+掺杂区；接触孔，其底部的宽度小于第二N+掺杂区的宽度，使得接触孔两侧留有部分第二N+掺杂区；通过接触孔向P型基区的位于两个部分第一N+掺杂区之间的区域注入P型离子而形成的P+掺杂区；第一金属层。本发明可大幅降低寄生电阻，提高IGBT器件的抗闩锁能力。
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公开(公告)号：CN108520857A
公开(公告)日：2018-09-11
申请号：CN201810295947.8
申请日：2018-03-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/329 , H01L29/868 , H01L29/06
Abstract: 本发明公开了一种快恢复二极管及其制造方法，其中制造方法包括：对二极管主体的背面的N型缓冲层表面进行氧化，形成氧化层；刻蚀二极管主体的背面的预定区域的氧化层，形成开窗口；通过开窗口对二极管主体进行P阱注入，形成P阱区；对剩余氧化层进行刻蚀，露来N++注入窗口；对N++注入窗口注入N++杂质，并进行激活，使得P阱区形成处于浮空状态，与阳极区和漂移区构成内置晶闸管。通过设形成P阱区，然后进行N++注入，使得P阱区形成处于浮空状态，与二极管主体的阳极区和漂移区构成内置晶闸管，协调二极管导通压降与软恢复性能之间的折中关系，使得无需减薄硅片即可获得更好的导通压降与软恢复特性之间的折中关系，获得高品质快恢复二极管。
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公开(公告)号：CN107564815A
公开(公告)日：2018-01-09
申请号：CN201610507639.8
申请日：2016-06-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，该方法包括：步骤一、在衬底上形成预设厚度的栅氧化层；步骤二、对预设厚度的栅氧化层进行刻蚀，使得栅氧化层具有多种厚度，其中，栅氧化层的厚度从第一端到第二端呈现逐渐增大的趋势；步骤三、在刻蚀后的栅氧化层上形成多晶硅层。相较于现有的功率半导体制作方法，本方法制作得到的功率半导体更加平整，其工艺(例如记号对准、光刻及刻蚀等)难度得到有效降低，这样也就有助于提高功率半导体器件的性能以及芯片封装功能的可靠性。
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公开(公告)号：CN107564814A
公开(公告)日：2018-01-09
申请号：CN201610503033.7
申请日：2016-06-30
Applicant: 株洲中车时代电气股份有限公司
IPC: H01L21/331 , H01L21/28 , H01L29/423 , H01L29/739
Abstract: 一种制作功率半导体的方法，包括：步骤一、在衬底上形成第一预设厚度的半导体层；步骤二、对第一预设厚度的半导体层进行刻蚀，得到第一目标台面；步骤三、在第一目标台面上形成第二多晶硅层；步骤四、在第二多晶硅层上继续形成半导体层，并对最终形成的半导体层进行刻蚀，得到第二目标台面，从而形成栅氧化层；步骤五、在第二目标台面上形成第一多晶硅层。利用该方法制作得到的功率半导体器件的栅氧化层内部形成有浮空多晶硅层，因此在栅氧化层内部形成了场板结构，提高了器件的耐压性能，使得增强型载流子层的掺杂浓度及元胞之间的距离可以进一步增大，减小了器件的基区电阻及JFET区电阻，从而降低了通态压降，并实现了通态压降与耐压的良好折中。
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