公开(公告)号：CN100583455C

公开(公告)日：2010-01-20

申请号：CN200810099508.6

申请日：2008-05-13

Applicant: 株式会社电装

Inventor： 柴田巧 ,  山内庄一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/66734

Abstract: 一种半导体器件(201，202)包括：具有(110)取向的表面的硅衬底(1a)；设置在(110)取向的表面上的PN柱层(30a)；设置在PN柱层(30a)上的沟道形成层(3)；设置在沟道形成层(3)的表面部分处的多个源极区(4)；以及穿透沟道形成层(3)的栅电极(40a，40b)。PN柱层(30a)包括具有第一导电类型的第一柱(2n)和具有第二导电类型的第二柱(2p)，以第一柱(2n)分别在(111)取向的表面上接触第二柱(2p)的方式交替设置它们。栅电极(40a，40b)分别与源极区(4)邻接，并且栅电极(40a，40b)中的每一个具有在硅衬底(1a)的平面内与第一柱(2n)和第二柱(2p)的接触表面相交的侧表面。

公开(公告)号：CN101345196B

公开(公告)日：2011-04-13

申请号：CN200810129892.X

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社胜高

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/336 ,  H01L21/205

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN101308848A

公开(公告)日：2008-11-19

申请号：CN200810099558.4

申请日：2008-05-15

Applicant: 株式会社电装

Inventor： 柴田巧

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/7813 ,  H01L29/0626 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66734 ,  H01L29/7808

Abstract: 一种半导体器件包括半导体衬底(10)和衬底上的超结结构。超结结构由交替设置的p型和n型柱区(20，30)构成。p型沟道层(40)形成到超结结构的表面。沟槽栅极结构形成到n型柱区。n+型源极区(50)形成到沟槽结构附近的沟道层的表面。p+型区(60)形成到相邻的n+型源极区之间的沟道层的表面。P型体区(70)形成在相邻的沟槽栅极结构之间的沟道层中且与p+型区接触。使雪崩电流从体区经由p+型区流到源电极而不通过n+型源极区。

公开(公告)号：CN102362336A

公开(公告)日：2012-02-22

申请号：CN201080013387.4

申请日：2010-03-25

Applicant: 胜高股份有限公司 ,  株式会社电装

Inventor： 野上彰二 ,  五东仁 ,  柴田巧 ,  山本刚

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/02381 ,  H01L21/02494 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/0262 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66734

Abstract: 本发明提供一种容易获得所希望的电特性的半导体衬底、半导体装置和半导体衬底的制造方法。半导体衬底的制造方法具备：形成第1外延层11的第1外延层形成工序（S1）；在第1外延层形成沟槽的沟槽形成工序（S2）；以及外延层形成工序（S3、S4、S5），在第1外延层和沟槽内，使用包含不同的生长速度的多个生长条件，以掩埋沟槽内的方式形成外延层，使在多个生长条件的每一个中掺入到外延层中的掺杂物浓度为固定。