公开(公告)号：CN117043965A

公开(公告)日：2023-11-10

申请号：CN202280017267.4

申请日：2022-03-07

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  成井启修

IPC: H01L29/872

Abstract: 该二极管具有无掺杂GaN层(11)、无掺杂GaN层上的AlxGa1‑xN层(0＜x＜1)(12)、AlxGa1‑xN层上的具有岛状的形状的掺杂了Mg的p型InyGa1‑yN层(0＜y＜1)(13)、p型InyGa1‑yN层上的金属电极(14)、以与金属电极(14)电连接的方式设置在AlxGa1‑xN层(12)上的阳极电极(15)、设置在AlxGa1‑xN层(12)上的、相对于p型InyGa1‑yN层(13)而与阳极电极(15)相反的一侧的部分的阴极电极(16)。在该二极管中，在非动作时(0[V]‑偏压时)，除了p型InyGa1‑yN层(14)的下方的部分以外，在AlxGa1‑xN层(12)与无掺杂GaN层(11)之间的异质界面的附近的部分中的无掺杂GaN层(11)形成有二维电子气体(17)。

公开(公告)号：CN116830274A

公开(公告)日：2023-09-29

申请号：CN202180093495.5

申请日：2021-10-05

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  成井启修

IPC: H01L29/778

Abstract: 该常关型极化超结GaN基场效应晶体管具有：未掺杂GaN层11、AlxGa1‑xN层12(0＜x＜1)、岛状的未掺杂GaN层13、p型GaN层14、p型InyGa1‑yN层15(0＜y＜1)、p型InyGa1‑yN层15上的栅电极16、AlxGa1‑xN层12上的源电极17和漏电极18。在将AlxGa1‑xN层12与未掺杂GaN层11之间的异质界面和AlxGa1‑xN层12与未掺杂GaN层13之间的异质界面的极化电荷量设为NPZ、将AlxGa1‑xN层12的厚度设为d时，NPZd≤2.64×1014[cm‑2nm]成立。

公开(公告)号：CN115398647A

公开(公告)日：2022-11-25

申请号：CN202180025734.3

申请日：2021-09-16

Applicant: 株式会社POWDEC

Inventor： 河合弘治 ,  八木修一 ,  成井启修

IPC: H01L29/778 ,  H01L21/338 ,  H01L29/812 ,  H01L21/337 ,  H01L29/808

Abstract: 该常关型极化超结GaN系FET具有依次层叠的未掺杂GaN层11、AlxGa1‑xN层12、岛状的未掺杂GaN层13、p型GaN层14和p型InyGa1‑yN层15，在最上层具有栅极16，在AlxGa1‑xN层12上具有源极17和漏极18，在AlxGa1‑xN层12上具有与未掺杂GaN层13的一端部接近的p型InzGa1‑zN层19和栅极20。栅极20可以隔着栅绝缘膜设置在p型InzGa1‑zN层19上。在非工作时，将在未掺杂GaN层11/AlxGa1‑xN层12异质界面处形成的2DEG22的、栅极20的正下方的部分的浓度设为n0、将栅极16的正下方的部分的浓度设为n1、将极化超结区域的浓度设为n2、将极化超结区域与漏极18之间的部分的浓度设为n3时，n0≤n1＜n2＜n3。

公开(公告)号：CN109075148A

公开(公告)日：2018-12-21

申请号：CN201780026378.0

申请日：2017-09-25

Applicant: 株式会社POWDEC ,  株式会社桑田

Inventor： 河合弘治 ,  八木修一 ,  越后谷祥子

IPC: H01L23/48 ,  H01L23/12 ,  H01L23/28 ,  H01L23/29 ,  H01L23/31 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48472 ,  H01L2224/49111 ,  H01L2924/181 ,  H01L2924/00012

Abstract: 一种半导体封装体，具备：半导体芯片(C)，在绝缘基板(10)的第1主面上设置有构成三端子半导体元件的半导体层(20)，在半导体层(20)上以三角形配置有源极(30)、漏极(40)及栅极；电极焊盘(60、70)等，分别与源极(30)、漏极(40)及栅极电连接，被拉出到半导体层(20)的外部；及电绝缘性的树脂(90)，对半导体层(20)、源极(30)、漏极(40)、栅极及绝缘基板(10)的侧面进行密封。

公开(公告)号：CN102947921A

公开(公告)日：2013-02-27

申请号：CN201180030470.7

申请日：2011-06-21

Applicant: 谢菲尔德大学 ,  株式会社POWDEC

Inventor： 中岛昭 ,  桑卡拉纳拉亚南·埃克纳特马达蒂尔 ,  住田行常 ,  河合弘治

IPC: H01L21/338 ,  H01L29/06 ,  H01L29/41 ,  H01L29/47 ,  H01L29/778 ,  H01L29/80 ,  H01L29/812 ,  H01L29/861 ,  H01L29/872

CPC classification number: H01L29/78 ,  H01L29/0619 ,  H01L29/1075 ,  H01L29/2003 ,  H01L29/402 ,  H01L29/42316 ,  H01L29/66219 ,  H01L29/66462 ,  H01L29/7786 ,  H01L29/861 ,  H01L29/872

Abstract: 通过利用极化结，从而根本性地缓和传导通道的局部中产生的峰电场，实现高耐压化，同时消除电流崩塌的产生以达到实际应用的水平，容易实现低损耗GaN类半导体器件。半导体器件具有依次层叠于C面蓝宝石基板等基底基板上的Inz Ga1-z N层11(0≤z＜1)、Alx Ga1-x N层12(0＜x＜1)、Iny Ga1-y N层13(0≤y＜1)以及p型Inw Ga1-w N层14(0≤w＜1)。在非运作时，在Alx Ga1-xN层12与Iny Ga1-y N层13之间的异质界面近旁部分的Iny Ga1-y N层13处形成二维空穴气15、且在Inz Ga1-z N层11与Alx Ga1-x N层12之间的异质界面近旁部分的Inz Ga1-z N层16处形成二维电子气16。