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公开(公告)号：CN111340179A
公开(公告)日：2020-06-26
申请号：CN202010012122.8
申请日：2020-01-07
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种卷积神经网络拓扑方法，利用已训练参数经验对神经网络结构进行拓扑，包括：获取待拓扑的卷积神经网络，对其训练多次，验证并记录其在图像测试集上的准确率；对训练后的卷积神经网络进行一次或多次拓扑得到待拓扑卷积神经网络对应的复杂卷积神经网络，其中，第一次拓扑是从预设的拓扑方式中随机选择一种方式对待拓扑的卷积神经网络进行拓扑操作，从第二次拓扑开始的每次拓扑是从预设的拓扑方式中随机选择一种方式对上一次拓扑后的卷积神经网络进行拓扑操作。本发明适用于图像分类数据集上任何卷积神经网络的结构拓扑，本发明的实现的最终效果是神经网络是功能保持的，尽管网络复杂度有所提升，但是对于同样的输入网络具有同样的输出。
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公开(公告)号：CN110708185A
公开(公告)日：2020-01-17
申请号：CN201910826850.X
申请日：2019-09-03
Applicant: 中国科学院计算技术研究所
IPC: H04L12/24 , H04L12/741 , H04L12/935 , H04L29/06 , G06F13/42
Abstract: 本发明提出一种用于人工智能处理器的数据互联方法、系统、芯片和装置，包括通过串联多个PCIe Switch构成PCIe互联拓扑树，PCIe互联拓扑树中第一个PCIe Switch的上游端口与通用处理器相连，每个人工智能处理器均与PCIe互联拓扑树中一个PCIe Switch的下游端口相连；通过PCIe桥将第一传感器连接至PCIe互联拓扑树中任一PCIe Switch的下游端口；搭建PCIe-SRIO桥接模块，以实现SRIO协议和PCIe协议之间的转换，并将PCIe-SRIO桥接模块的PCIe端口连接至PCIe互联拓扑树中任一PCIe Switch的下游端口；通过互联多个SRIO交换机构成SRIO互联拓扑树，将PCIe-SRIO桥接模块的SRIO端口连接到SRIO交换机上，以建立SRIO互联拓扑树与PCIe互联拓扑树的互联通路；通过SRIO桥将第二传感器连接至SRIO互联拓扑树中任一SRIO交换机的空闲端口。
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公开(公告)号：CN119169438A
公开(公告)日：2024-12-20
申请号：CN202411333340.6
申请日：2024-09-24
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种嵌入式边缘智能计算系统的推理加速方法、装置、存储介质，该方法包含：集成CPU与NPU处理器，构建边缘计算的基础异构架构；配置模型离线部署框架，该框架支持将训练后的YOLO模型部署在NPU处理器上；对所述YOLO模型的检测层算子网络结构进行逻辑重构；对重构后的YOLO模型检测层进行算子编程与多核加速计算。该方法提高了算子速度，提高了系统推理速度。
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公开(公告)号：CN116610446A
公开(公告)日：2023-08-18
申请号：CN202310511119.4
申请日：2023-05-08
Applicant: 中国科学院计算技术研究所
IPC: G06F9/50 , G06F9/4401 , G06F3/06
Abstract: 本发明实施例提供一种边缘计算平台，该平台包括：第一存储器、第二存储器，其中，第一存储器、第二存储器中配置有相同的操作系统，其中，第一存储器支持操作系统稳定运行，第二存储器支持操作系统更新，且边缘计算平台被配置为：在需要稳定运行时，从第一存储器启动和运行操作系统；在需要更新方便时，从第二存储器启动和运行操作系统；其中，配置在第一存储器、第二存储器中的操作系统是预先裁剪好的、在功能上满足边缘计算平台以及用户需求、在容量上满足第一存储器和第二存储器中的最小存储容量的操作系统。本发明的边缘计算平台可以根据不同的需求从边缘计算平台中的不同的存储器中启动和运行操作系统。
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公开(公告)号：CN111586969B
公开(公告)日：2021-12-21
申请号：CN202010350952.1
申请日：2020-04-28
Applicant: 中国科学院计算技术研究所
IPC: H05K1/18 , H05K1/11 , G06F30/394
Abstract: 本发明提出一种电路布线方法，包括：于PCB基板的第一面规则设置多个元件颗粒，并于该PCB基板的第二面对应设置该元件颗粒，使该第二面的元件颗粒与该第一面的元件颗粒互为镜像；于该PCB基板设置端接电阻，以及与处理器连接的处理器端；于该PCB基板设置主线和分支线，通过该主线将该处理器端与该端接电阻电性连接，通过该分支线将所有该元件颗粒分别依次电性连接至该主线；于该PCB基板设置数据线，通过该数据线将该处理器端与该元件颗粒电性连接。本发明还提出一种采用该电路布线方法进行电路布线的DDR4内存，以及一种包括该DDR4内存的电子设备。
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Patent Agency Ranking
公开(公告)号：CN111586969A
公开(公告)日：2020-08-25
申请号：CN202010350952.1
申请日：2020-04-28
Applicant: 中国科学院计算技术研究所
IPC: H05K1/18 , H05K1/11 , G06F30/394
Abstract: 本发明提出一种电路布线方法，包括：于PCB基板的第一面规则设置多个元件颗粒，并于该PCB基板的第二面对应设置该元件颗粒，使该第二面的元件颗粒与该第一面的元件颗粒互为镜像；于该PCB基板设置端接电阻，以及与处理器连接的处理器端；于该PCB基板设置主线和分支线，通过该主线将该处理器端与该端接电阻电性连接，通过该分支线将所有该元件颗粒分别依次电性连接至该主线；于该PCB基板设置数据线，通过该数据线将该处理器端与该元件颗粒电性连接。本发明还提出一种采用该电路布线方法进行电路布线的DDR4内存，以及一种包括该DDR4内存的电子设备。
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公开(公告)号：CN109636851A
公开(公告)日：2019-04-16
申请号：CN201811344632.4
申请日：2018-11-13
Applicant: 中国科学院计算技术研究所 , 北京特种工程设计研究院
Abstract: 本发明提供了一种基于双目视觉的危化品事故处理剂投送靶向定位方法。该方法包括：对于已检测出的从不同角度拍摄的两幅图像的危化品泄漏目标区域，基于动量守恒定理获取所述危化品泄漏目标区域的质点位置的像素坐标；基于所述危化品泄漏目标区域的质点位置的像素坐标计算所述危化品泄漏目标区域的质点位置在图像坐标系下的坐标；基于所述危化品泄漏目标区域的质点位置在图像坐标系下的坐标计算所述危化品泄漏目标区域的质点位置在相机坐标系下的坐标；将所述危化品泄漏目标区域的质点位置在相机坐标系下的坐标转换为危化品事故处理剂投送的靶向坐标。本发明的方法能够准确高效地确定危化品事故处理剂投送的靶向坐标。
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公开(公告)号：CN113868177B
公开(公告)日：2023-03-24
申请号：CN202111031038.1
申请日：2021-09-03
Applicant: 中国科学院计算技术研究所
Abstract: 一种规模易扩展的嵌入式智能计算系统,包括：处理器模块，包括处理器主模块、内存装置、固态存储装置、通信网口装置、通信串口装置，该处理器主模块与该内存装置、该固态存储装置、该通信网口装置、该通信串口装置分别连接；智能加速模块，包括至少一路智能加速卡，至少一路加速卡连接器，该至少一路智能加速卡独立安装于该至少一路加速卡连接器且与该处理器主模块连接并实现通信；时钟模块，包括时钟产生器，用于提供参考时钟；使能模块，包括至少一路电源开关芯片，连接该至少一路加速卡连接器；电源模块，包含至少一电压转换芯片；连接器模块，用于提供外部电源输入和该处理器模块与外部高速差分信号和单端信号互连。
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公开(公告)号：CN114817111A
公开(公告)日：2022-07-29
申请号：CN202210471335.6
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种支持多卡并行的嵌入式智能计算装置，包括嵌入式智能计算板卡、主控与IO板卡和RapidIO交换板卡；嵌入式智能计算装置采用高速RapidIO分布式对等网络，并采用标准VPX嵌入式智能计算系统多卡并行计算、标准VPX FPGA主控与IO板卡、标准VPX RapidIO网络交换板卡、标准VPX电源板卡、标准VPX背板，构建嵌入式智能计算系统多卡并行计算集群装置，在处理大规模数据和复杂智能算法网络时，通过该方法及装置不仅获得了系统级智能计算能力倍数增加和较好的算力可扩展性，同时可实现大规模数据密集型计算密集型场景下图像/视频数据实时计算。
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公开(公告)号：CN113326218A
公开(公告)日：2021-08-31
申请号：CN202110540644.X
申请日：2021-05-18
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 一种通信与调试设备电路，其特征在于，包括：第一板间高速通信连接器，包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口。千兆以太网PHY芯片，一端与该CPU以太网MAC控制器接口互连，另一端为以太网收发器数据通信接口，包含四对全双工差分线。RJ45网口，包括四对双绞线屏蔽线差分线接口，与该千兆以太网PHY芯片的该四对全双工差分线相连。串口信号电平转换芯片，该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口，分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信，该串口信号电平转换芯片的另一端为双路+/‑5.0V EIA/TIA‑232电平收发器。两路标准DB9串口母头连接器，与该串口信号电平转换芯片的该双路+/‑5.0V EIA/TIA‑232电平收发器互连。
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