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公开(公告)号：CN113868177B
公开(公告)日：2023-03-24
申请号：CN202111031038.1
申请日：2021-09-03
Applicant: 中国科学院计算技术研究所
Abstract: 一种规模易扩展的嵌入式智能计算系统,包括：处理器模块，包括处理器主模块、内存装置、固态存储装置、通信网口装置、通信串口装置，该处理器主模块与该内存装置、该固态存储装置、该通信网口装置、该通信串口装置分别连接；智能加速模块，包括至少一路智能加速卡，至少一路加速卡连接器，该至少一路智能加速卡独立安装于该至少一路加速卡连接器且与该处理器主模块连接并实现通信；时钟模块，包括时钟产生器，用于提供参考时钟；使能模块，包括至少一路电源开关芯片，连接该至少一路加速卡连接器；电源模块，包含至少一电压转换芯片；连接器模块，用于提供外部电源输入和该处理器模块与外部高速差分信号和单端信号互连。
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公开(公告)号：CN114817111A
公开(公告)日：2022-07-29
申请号：CN202210471335.6
申请日：2022-04-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提出一种支持多卡并行的嵌入式智能计算装置，包括嵌入式智能计算板卡、主控与IO板卡和RapidIO交换板卡；嵌入式智能计算装置采用高速RapidIO分布式对等网络，并采用标准VPX嵌入式智能计算系统多卡并行计算、标准VPX FPGA主控与IO板卡、标准VPX RapidIO网络交换板卡、标准VPX电源板卡、标准VPX背板，构建嵌入式智能计算系统多卡并行计算集群装置，在处理大规模数据和复杂智能算法网络时，通过该方法及装置不仅获得了系统级智能计算能力倍数增加和较好的算力可扩展性，同时可实现大规模数据密集型计算密集型场景下图像/视频数据实时计算。
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公开(公告)号：CN113326218A
公开(公告)日：2021-08-31
申请号：CN202110540644.X
申请日：2021-05-18
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 一种通信与调试设备电路，其特征在于，包括：第一板间高速通信连接器，包括CPU以太网MAC控制器接口、2路CPU TTL UART接口、时钟模块I2C接口、CPU JTAG接口。千兆以太网PHY芯片，一端与该CPU以太网MAC控制器接口互连，另一端为以太网收发器数据通信接口，包含四对全双工差分线。RJ45网口，包括四对双绞线屏蔽线差分线接口，与该千兆以太网PHY芯片的该四对全双工差分线相连。串口信号电平转换芯片，该串口信号电平转换芯片的一端为2路TTL/CMOS串口信号输入输出接口，分别与该第一板间高速通信连接器上的2路CPU TTL UART接口信号互连与通信，该串口信号电平转换芯片的另一端为双路+/‑5.0V EIA/TIA‑232电平收发器。两路标准DB9串口母头连接器，与该串口信号电平转换芯片的该双路+/‑5.0V EIA/TIA‑232电平收发器互连。
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公开(公告)号：CN110708185B
公开(公告)日：2021-06-29
申请号：CN201910826850.X
申请日：2019-09-03
Applicant: 中国科学院计算技术研究所
IPC: H04L12/24 , H04L12/741 , H04L12/935 , H04L29/06 , G06F13/42
Abstract: 本发明提出一种用于人工智能处理器的数据互联方法、系统、芯片和装置，包括通过串联多个PCIe Switch构成PCIe互联拓扑树，PCIe互联拓扑树中第一个PCIe Switch的上游端口与通用处理器相连，每个人工智能处理器均与PCIe互联拓扑树中一个PCIe Switch的下游端口相连；通过PCIe桥将第一传感器连接至PCIe互联拓扑树中任一PCIe Switch的下游端口；搭建PCIe‑SRIO桥接模块，以实现SRIO协议和PCIe协议之间的转换，并将PCIe‑SRIO桥接模块的PCIe端口连接至PCIe互联拓扑树中任一PCIe Switch的下游端口；通过互联多个SRIO交换机构成SRIO互联拓扑树，将PCIe‑SRIO桥接模块的SRIO端口连接到SRIO交换机上，以建立SRIO互联拓扑树与PCIe互联拓扑树的互联通路；通过SRIO桥将第二传感器连接至SRIO互联拓扑树中任一SRIO交换机的空闲端口。
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