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公开(公告)号：CN112103346A
公开(公告)日：2020-12-18
申请号：CN202011136918.0
申请日：2020-10-22
Applicant: 东南大学
Abstract: 本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件，其器件结构包括，N型衬底，N型缓冲层，N型外延层，呈方形阵列排布的多晶硅栅，多晶硅栅的外围设有栅氧化层，栅氧化层两侧设有P型体区和N型源区，P型体区上方设有P型源区，N型源区、P型源区和P型外延柱的上方设有源极金属，N型衬底下表面设有漏极金属。本发明提出的三维器件结构的四个顶角设有P‑外延柱，该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成。P‑外延柱上方与源极金属直接相连，侧壁由栅氧化层与多晶硅栅隔离，底部与N型外延层接触。P‑外延柱的底部与N型外延层形成PN结，器件外接正向压降时，该PN结反偏，可以承受很强的电场，替栅氧化层分担了一部分电场，使沟槽拐角处栅氧化层内的电场强度降低，以提高功率碳化硅器件的击穿电压以及可靠性。
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公开(公告)号：CN111668312A
公开(公告)日：2020-09-15
申请号：CN202010541971.2
申请日：2020-06-15
Applicant: 东南大学
Abstract: 本发明提出一种低导通电阻沟槽碳化硅功率器件及制造工艺，其元胞含N型衬底，N型外延层，沟槽，沟槽内设栅氧层和多晶硅栅，沟槽两侧设有P型体区、N型源区和P+体接触区，沟槽下方设P屏蔽层，P屏蔽层侧设N型埋层。N型埋层制造工艺：N型衬底上外延生长N型漂移区第一部分，之上采用离子注入工艺形成P屏蔽层和N型埋层，继续外延形成N型漂移区第二部分，进行后续工艺流程。本发明于P屏蔽层两侧设有N型埋层，将电场尖峰下移，降低了沟槽拐角电场，降低了界面态密度和缺陷，提高了栅氧层可靠性；消除了下方N型埋层，降低了器件栅电荷，改善了开关特性，进一步提高了器件耐压。
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公开(公告)号：CN112103346B
公开(公告)日：2024-04-19
申请号：CN202011136918.0
申请日：2020-10-22
Applicant: 东南大学
Abstract: 本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件，其器件结构包括，N型衬底，N型缓冲层，N型外延层，呈方形阵列排布的多晶硅栅，多晶硅栅的外围设有栅氧化层，栅氧化层两侧设有P型体区和N型源区，P型体区上方设有P型源区，N型源区、P型源区和P型外延柱的上方设有源极金属，N型衬底下表面设有漏极金属。本发明提出的三维器件结构的四个顶角设有P‑外延柱，该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成。P‑外延柱上方与源极金属直接相连，侧壁由栅氧化层与多晶硅栅隔离，底部与N型外延层接触。P‑外延柱的底部与N型外延层形成PN结，器件外接正向压降时，该PN结反偏，可以承受很强的电场，替栅氧化层分担了一部分电场，使沟槽拐角处栅氧化层内的电场强度降低，以提高功率碳化硅器件的击穿电压以及可靠性。
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公开(公告)号：CN119004941B
公开(公告)日：2025-03-21
申请号：CN202410878048.6
申请日：2024-07-02
Applicant: 东南大学
IPC: G06F30/27 , G06F18/214
Abstract: 本发明涉及一种用于SiC MOSFET的电学性能退化预测方法，分析栅源电压、温度、退化时长的三种影响因素，依据构成SiC MOSFET基本模型，分别构建零漏源电压下长沟道阈值电压的第一退化表征模型结构、零偏电场下迁移率的第二退化表征模型结构、以及阈值电压一阶体效应系数的第三退化表征模型结构，然后执行关于目标SiC MOSFET器件的高温栅偏实验，并进行模型训练，分别获得第一退化表征模型、第二退化表征模型、第三退化表征模型；最后将所构建三个退化表征模型嵌入到传统SiC MOSFET器件电学特性SPICE模型中，获得用于预测电学性能退化的SiC MOSFET模型，实现电学性能退化的高效预测。
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Patent Agency Ranking
公开(公告)号：CN118645529A
公开(公告)日：2024-09-13
申请号：CN202410565529.1
申请日：2024-05-09
Applicant: 东南大学
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明涉及一种高可靠性低损耗的功率器件，包括顶部金属层（1）、各个元胞，以及底部金属层（14）、第一导电类型衬底层（13）、第一导电类型外延层（12）；将第二导电类型深体区（7）延伸至第一导电类型外延层（12）深处，并通过特定刻蚀工艺在底端形成沟槽尖端，将电场转移至深体区，在不影响器件耐压水平的前提下，降低异质结界面处电场，降低漏电流；并且使得第一导电类型外延层（12）的掺杂浓度得以提升，进而提高漂移区和第一导电类型JFET区（10）载流子浓度，进一步降低导通电阻。本发明还提出了相应制造方法，解决了传统功率器件比导通电阻大、续流电压大和漏电流大的问题。
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公开(公告)号：CN111668312B
公开(公告)日：2023-08-04
申请号：CN202010541971.2
申请日：2020-06-15
Applicant: 东南大学
Abstract: 本发明提出一种低导通电阻沟槽碳化硅功率器件及制造工艺，其元胞含N型衬底，N型外延层，沟槽，沟槽内设栅氧层和多晶硅栅，沟槽两侧设有P型体区、N型源区和P+体接触区，沟槽下方设P屏蔽层，P屏蔽层侧设N型埋层。N型埋层制造工艺：N型衬底上外延生长N型漂移区第一部分，之上采用离子注入工艺形成P屏蔽层和N型埋层，继续外延形成N型漂移区第二部分，进行后续工艺流程。本发明于P屏蔽层两侧设有N型埋层，将电场尖峰下移，降低了沟槽拐角电场，降低了界面态密度和缺陷，提高了栅氧层可靠性；消除了下方N型埋层，降低了器件栅电荷，改善了开关特性，进一步提高了器件耐压。
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公开(公告)号：CN112701159A
公开(公告)日：2021-04-23
申请号：CN202011605794.6
申请日：2020-12-30
Applicant: 东南大学
IPC: H01L29/739 , H01L29/423 , H01L29/167 , H01L21/331
Abstract: 本发明提出了一种多沟道沟槽绝缘栅双极型晶体管及其制造方法，包括P型衬底，N型缓冲层，N型漂移区，第一P型基区，第一P型接触区，第一N型发射极区，沟槽下方设有第二P型基区、第二P型接触区、第二N型发射极区和P型屏蔽层，沟槽的内壁及底部设有栅氧化层，栅氧化层内设有多晶硅栅，沟槽上覆盖有钝化层，上表面形成第一发射极金属和第二发射极金属，P型衬底下表面形成集电极金属。本发明在形成沟槽前，在沟槽下方多次进行P型杂质和N型杂质的离子注入，提升发射极注入效应，从而产生较强的漂移区电导调制效应，使漂移区电阻率显著下降，大幅降低了器件的导通电阻；同时增加导电沟道，降低了沟道电阻。
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公开(公告)号：CN110416284A
公开(公告)日：2019-11-05
申请号：CN201910653705.6
申请日：2019-07-18
Applicant: 东南大学
IPC: H01L29/06
Abstract: 一种沟槽型半导体功率器件终端保护结构及功率器件，其功率器件结构包括第一导电类型衬底、第一导电类型缓冲层、第一导电类型漂移区，且在第一导电类型漂移区内设有原胞区和终端保护区，在原胞区外部设有主分压环、次分压环和第一导电类型截止环，在分压环的下方设有第二导电类型屏蔽保护层，该结构特征在于，在相邻的分压环之间设有第二导电类型阱区，且各分压环与第二导电类型阱区之间由第一导电类型漂移区隔离，该结构在形成耗尽层辅助耐压的同时，可以避免相邻分压环之间的电位影响，有效减小了分压环氧化层中的电场强度，提升了终端保护结构的耐压能力，且该结构与原有的制造工艺兼容，在保持成本不变的情况下提高了器件的整体性能。
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公开(公告)号：CN110176498A
公开(公告)日：2019-08-27
申请号：CN201910366654.9
申请日：2019-04-30
Applicant: 东南大学
IPC: H01L29/78 , H01L29/16 , H01L29/10 , H01L21/263 , H01L21/336 , H01L29/06
Abstract: 一种低导通电阻的沟槽碳化硅功率器件及其制造方法。其元胞结构包括，N型衬底，N型外延层，沟槽，沟槽侧壁设有石墨烯层，沟槽内部设有栅氧化层和多晶硅栅，多晶硅栅上方设有钝化层，沟槽两侧设有P型体区、N型源区和P型体接触区，石墨烯层下方设有P型屏蔽层，源区上表面设有源极金属，衬底下表面设有漏极金属。本发明使用电子束法，以金属和碳源气体辅助，在沟槽侧壁生长石墨烯层。本发明特征在于，沟槽侧壁的石墨烯层，降低了导通电阻。石墨烯层下方的屏蔽层，屏蔽了在器件关断状态时流过石墨烯层的电流，提升器件关断特性。使用了金属镍和碳源气体辅助生长石墨烯层，提高了石墨烯层的均匀性、厚度和生长速率。
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