存储器控制器、存储系统和数据处理方法

    公开(公告)号:CN114550773A

    公开(公告)日:2022-05-27

    申请号:CN202111294683.2

    申请日:2021-11-03

    Abstract: 提供了存储器控制器、存储系统和数据处理方法。所述存储器控制器被配置为控制由经由总线连接到主机处理器的装置访问的存储器,并且包括:第一接口电路,被配置为与主机处理器进行通信;第二接口电路,被配置为与存储器进行通信;错误检测电路,被配置为:响应于从第一接口电路接收的第一读取请求来检测存在于从第二接口电路读取的数据中的错误;可变纠错电路,被配置为:基于包括在纠错选项中的参考延迟和参考纠错等级中的至少一个来纠正错误;以及固定纠错电路,被配置为:与可变纠错电路的操作并行地纠正错误。

    用于间接寻址的系统、设备和方法

    公开(公告)号:CN114356790A

    公开(公告)日:2022-04-15

    申请号:CN202110795792.6

    申请日:2021-07-14

    Abstract: 提供了一种用于间接寻址的系统、设备和方法。所述方法由经由总线连接到主机处理器的设备执行,所述方法包括:向存储器提供包括第一地址的第一读取请求;从所述存储器接收存储在所述存储器的与所述第一地址相对应的第一区域中的第二地址;向所述存储器提供包括所述第二地址的第二读取请求;以及从所述存储器接收存储在所述存储器的与所述第二地址相对应的第二区域中的第一数据,其中,所述第一读取请求还包括指示所述第一地址是所述第一数据的间接地址的第一信息。

    智能存储装置
    14.
    发明公开
    智能存储装置 审中-实审

    公开(公告)号:CN114328306A

    公开(公告)日:2022-04-12

    申请号:CN202111144318.3

    申请日:2021-09-28

    Abstract: 提供了一种智能存储装置。所述智能存储装置包括连接到主机装置的智能接口。加速器电路通过CXL.cache协议和CXL.mem协议的数据总线连接到智能接口。加速器电路被配置为响应于主机装置的计算命令而执行加速计算。存储控制器通过符合CXL.io协议的数据总线连接到智能接口。存储控制器被配置为响应于主机装置的数据访问命令而控制针对存储装置的数据访问操作。加速器电路能够通过直接连接到存储控制器的内部总线而直接访问存储装置。

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