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公开(公告)号：CN113656213A
公开(公告)日：2021-11-16
申请号：CN202110504822.3
申请日：2021-05-10
Applicant: 三星电子株式会社
Abstract: 控制存储器模块的存储器控制器包括纠错码(ECC)引擎、控制ECC引擎的中央处理单元、和错误管理电路。ECC引擎对从存储器模块读取的码字集执行ECC解码，以在读取操作中生成第一校正子和第二校正子，基于第一校正子和第二校正子纠正用户数据集中的可纠正错误，并向错误管理电路提供与可纠正错误相关联的第二校正子。错误管理电路对与通过读取操作检测到的可纠正错误相关联的错误地址进行计数，通过累积与可纠正错误相关联的第二校正子来存储第二校正子，基于计数和所累积的第二校正子来确定可纠正错误的属性，以及确定与可纠正错误相关联的存储器区域上的错误管理策略。
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公开(公告)号：CN113140252A
公开(公告)日：2021-07-20
申请号：CN202011026420.9
申请日：2020-09-25
Applicant: 三星电子株式会社
IPC: G11C29/42 , G11C11/4078
Abstract: 一种半导体存储器件的纠错电路包括纠错码(ECC)编码器和ECC解码器。所述ECC编码器使用由生成矩阵表示的纠错码，基于主数据生成奇偶校验数据，并将包括所述主数据和所述奇偶校验数据的码字存储在存储单元阵列的目标页面中。所述ECC解码器基于从所述半导体存储器件的外部提供的地址，从所述目标页面读取所述码字作为读取码字，以基于所述读取码字和奇偶校验矩阵生成不同的校正子，所述奇偶校验矩阵是基于所述ECC的；并且，将所述不同的校正子应用于所述读取码字中的所述主数据，以在所述主数据中存在单个位错误时纠正所述单个位错误，或者在所述目标页面中的相邻两个存储单元中出现两个位错误时纠正所述两个位错误。
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公开(公告)号：CN110795271B
公开(公告)日：2024-12-24
申请号：CN201910583884.0
申请日：2019-07-01
Applicant: 三星电子株式会社
Abstract: 一种纠错电路接收包括用户数据和奇偶校验码的码字，并对用户数据执行纠错操作。该电路包括第一缓冲器、解码器、第二缓冲器和处理器。第一缓冲器存储码字并顺序地输出通过划分码字而获得的子组数据。解码器针对从第一缓冲器接收的每个子组数据生成完整性数据，并使用奇偶校验码对用户数据执行纠错操作。第二缓冲器顺序地存储针对每个子组数据的完整性数据。当在第二缓冲器中更新至少一个完整性数据时，处理器基于存储在第二缓冲器中的完整性数据确定在码字中是否存在错误。
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公开(公告)号：CN118366502A
公开(公告)日：2024-07-19
申请号：CN202410046557.2
申请日：2024-01-11
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408
Abstract: 一种存储控制器管理刷新。该存储控制器被配置为与包括存储单元阵列的存储器件通信，该存储单元阵列包括多条字线，该存储控制器可以包括：调度器，被配置为控制向多条字线提供的命令；纠错码引擎，具有包括N个条目的寄存器，并且被配置为基于对多条字线的活动次数进行计数，将第一参数存储在寄存器中，第一参数包括多条字线中的N条字线的地址信息和活动次数信息；比较器，被配置为将第一参数与阈值参数进行比较；以及刷新管理(RFM)决策电路，被配置为基于从比较器输出的结果确定多条字线的刷新频率，并生成RFM命令。
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公开(公告)号：CN117935875A
公开(公告)日：2024-04-26
申请号：CN202311156643.0
申请日：2023-09-06
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408
Abstract: 公开了半导体存储器装置和包括其的存储器系统。所述半导体存储器装置包括：存储器单元阵列，具有在存储器单元阵列中的多个存储器单元行；以及行锤击管理(RHM)电路，包括锤击地址队列。RHM电路被配置为：(i)在参考时间间隔期间从外部的存储器控制器接收第一访问行地址，(ii)将从第一访问行地址随机选择的第一行地址和在选择第一行地址之后从存储器控制器连续接收的第二行地址作为候选锤击地址存储在锤击地址队列中，并且(iii)顺序地输出候选锤击地址作为锤击地址。刷新控制电路被设置以：接收锤击地址，并且对物理邻近于与锤击地址对应的存储器单元行的一个或多个牺牲存储器单元行执行锤击刷新操作。
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Patent Agency Ranking
公开(公告)号：CN115497550A
公开(公告)日：2022-12-20
申请号：CN202210035196.2
申请日：2022-01-13
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了一种半导体存储器装置。所述半导体存储器装置包括缓冲器裸片和多个存储器裸片。每个存储器裸片包括存储器单元阵列、纠错码(ECC)引擎和测试电路。存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个易失性存储器单元。测试电路在测试模式下生成测试校正子和指示测试校正子的错误状态的预期的解码状态标志，接收由ECC引擎基于测试校正子来生成的测试奇偶校验数据和指示测试奇偶校验数据的错误状态的解码状态标志，并且基于测试校正子与测试奇偶校验数据的比较以及预期的解码状态标志与解码状态标志的比较来确定ECC引擎是否具有缺陷。
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公开(公告)号：CN113764029A
公开(公告)日：2021-12-07
申请号：CN202110614942.9
申请日：2021-06-02
Applicant: 三星电子株式会社
Abstract: 根据本公开的技术构思的错误校正设备包括：校正子生成电路，被配置为接收数据并针对数据生成多个校正子；部分系数生成电路，被配置为在生成多个校正子的同时，通过使用数据来生成与错误位置多项式的系数的一部分有关的部分系数信息；错误位置确定电路，被配置为基于多个校正子和部分系数信息来确定错误位置多项式的系数，并通过使用错误位置多项式来获得数据中的错误的位置；以及错误校正电路，被配置为根据错误的位置来校正数据中的错误。
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公开(公告)号：CN113094203A
公开(公告)日：2021-07-09
申请号：CN202010894129.7
申请日：2020-08-31
Applicant: 三星电子株式会社
Abstract: 提供了半导体存储器装置和操作半导体存储器装置的方法。所述半导体存储器装置包括存储器单元阵列、纠错电路和控制逻辑电路。纠错电路包括纠错码(ECC)解码器，纠错码(ECC)解码器用于对从存储器单元阵列的目标页读取的包括主数据和奇偶校验数据的码字执行ECC解码，以校正读取的码字中的错误。控制逻辑电路基于来自外部存储器控制器的命令和地址来控制纠错电路。ECC解码器具有t位纠错能力，使用奇偶校验矩阵基于码字生成校正子，在t‑2个循环期间执行t个迭代以基于校正子生成错误定位多项式，基于错误定位多项式搜索码字中的错误位置，并且基于搜索到的错误位置校正码字中的错误。
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公开(公告)号：CN112527549A
公开(公告)日：2021-03-19
申请号：CN202010489243.1
申请日：2020-06-02
Applicant: 三星电子株式会社
Abstract: 公开了存储器控制器和包括该存储器控制器的存储器系统。所述存储器控制器被配置为控制存储器模块，所述存储器控制器包括：处理电路，被配置为：使用奇偶校验矩阵的第一部分对来自存储器模块的读取码字执行ECC解码，以生成第一校正子和第二校正子；基于第二校正子和判定校正子来确定读取码字中的错误的类型，判定校正子与第一校正子和第二校正子之和对应；以及输出指示错误的类型的解码状态标志。
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公开(公告)号：CN109753377A
公开(公告)日：2019-05-14
申请号：CN201811059583.X
申请日：2018-09-11
Applicant: 三星电子株式会社
Abstract: 一种极化码编码和解码方法包括生成第一子码字和第二子码字。子码字与预码字相对应，并且预码字具有共享数据方面。子码字针对存储在存储器中的数据提供有用的错误恢复。当从存储器中读取数据时，进行解码。数据读取操作可以包括硬判决解码、软判决解码或硬判决解码后接软判决解码。在该方法中，共享数据方面用于对最初未成功解码的第一子码字进行解码。还提供了一种装置。
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