公开(公告)号：CN108281481A

公开(公告)日：2018-07-13

申请号：CN201711392708.6

申请日：2017-12-21

Applicant: 三星电子株式会社

Inventor： 闵庚石 ,  石城大 ,  李正允

IPC: H01L29/08 ,  H01L29/78

Abstract: 半导体装置包括：在基底上的器件隔离层、由器件隔离层限定的第一有源图案以及源极区和漏极区。第一有源图案在第一方向上延伸，并且包括位于形成在第一有源图案的上部处的一对凹进之间的沟道区。源极区和漏极区填充第一有源图案中的一对凹进区。源极区和漏极区中的每个包括位于凹进中的第一半导体图案和位于第一半导体图案上的第二半导体图案。源极区和漏极区中的每个具有其宽度小于源极区和漏极区中的所述每个的下部的宽度的上部。第二半导体图案具有其宽度小于第二半导体图案的下部的宽度的上部。第二半导体图案的上部被布置成高于沟道区的顶表面。

公开(公告)号：CN103839945A

公开(公告)日：2014-06-04

申请号：CN201310608485.8

申请日：2013-11-26

Applicant: 三星电子株式会社

Inventor： 石城大 ,  吴昌佑 ,  朴星一

IPC: H01L27/11 ,  H01L29/10

CPC classification number: H01L27/0924 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0883 ,  H01L27/0886 ,  H01L27/0922

Abstract: 本公开提供了半导体器件和SRAM器件。包括第一晶体管和第二晶体管的半导体器件集成在基板上。第一和第二晶体管的每个包括纳米尺寸有源区域，该纳米尺寸有源区域包括提供在纳米尺寸有源区域的各端部中的源极区域和漏极区域以及提供在源极区域和漏极区域之间的沟道形成区域。第一晶体管的源极区域和漏极区域具有与第二晶体管的源极区域和漏极区域相同的导电类型，第二晶体管具有比第一晶体管低的阈值电压。第二晶体管的沟道形成区域可以包括同质掺杂区域，该同质掺杂区域的导电类型与第二晶体管的源极区域和漏极区域的导电类型相同，且与第一晶体管的沟道形成区域的导电类型不同。

公开(公告)号：CN110071174B

公开(公告)日：2024-01-09

申请号：CN201811207725.2

申请日：2018-10-17

Applicant: 三星电子株式会社

Inventor： 石城大 ,  李相勋 ,  益冈完明 ,  吴汉洙

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明构思涉及一种半导体器件及制造其的方法，该半导体器件包括：成对的配线图案，其被构造为在第一方向上延伸并形成在衬底上以在第二方向上彼此间隔开，该成对的配线图案在第二方向上最靠近彼此地设置；栅电极，其被构造为在衬底上沿第二方向延伸，栅电极被构造为围绕配线图案；以及第一隔离层，其被构造为沿第一方向在衬底与栅电极之间延伸，并且被形成为在第二方向上彼此间隔开，第一隔离层在垂直于第一方向和第二个方向的第三方向上重叠该成对的配线图案。

公开(公告)号：CN107039431B

公开(公告)日：2022-02-01

申请号：CN201611115120.1

申请日：2016-12-07

Applicant: 三星电子株式会社

Inventor： 梁孟松 ,  石城大 ,  裵金钟

IPC: H01L27/088 ,  H01L27/11

Abstract: 本公开提供半导体器件以及集成电路。一种半导体器件包括：提供在基板上的第一晶体管、第二晶体管和第三晶体管，第一晶体管至第三晶体管的每个包括彼此间隔开的源漏区域、在基板上在第一方向上延伸并插置在源漏区域之间的栅结构、以及将源漏区域连接到彼此的沟道区。第二晶体管的沟道区和第三晶体管的沟道区的每个包括多个沟道部分，所述多个沟道部分在垂直于基板的上表面的第二方向上彼此间隔开并分别连接到源漏区域。第三晶体管的沟道部分在第一方向上的宽度大于第二晶体管的沟道部分在第一方向上的宽度。

公开(公告)号：CN107134454B

公开(公告)日：2021-01-05

申请号：CN201710107234.X

申请日：2017-02-27

Applicant: 三星电子株式会社

Inventor： 李钟昊 ,  金昊俊 ,  石城大 ,  裵金钟

IPC: H01L27/088 ,  H01L29/78 ,  H01L29/06

Abstract: 根据本发明构思的示例实施方式的半导体器件可以包括：衬底；垂直于衬底的上表面延伸的源/漏区；在衬底上并且彼此分离的多个纳米片；以及在衬底上的栅电极和栅绝缘层。纳米片限定在源/漏区之间在第一方向上延伸的沟道区。栅电极围绕纳米片并且在交叉第一方向的第二方向上延伸。栅绝缘层在纳米片和栅电极之间。栅电极在第一方向上的长度可以大于纳米片中的相邻纳米片之间的间隔。

公开(公告)号：CN108807386A

公开(公告)日：2018-11-13

申请号：CN201710292148.0

申请日：2017-04-28

Applicant: 三星电子株式会社

Inventor： 石城大 ,  李钟昊 ,  裵金钟

IPC: H01L27/11 ,  H01L29/78

CPC classification number: H01L27/1104 ,  H01L29/7845

Abstract: 一种半导体器件包括：在基板上的绝缘层；在绝缘层上的沟道区；在绝缘层上的栅结构，该栅结构交叉沟道区；在绝缘层上的源/漏区，该源/漏区彼此间隔开并且栅结构插置在其间，该沟道区使源/漏区彼此连接；以及接触插塞，分别连接到源/漏区。沟道区可以包括在绝缘层上竖直地彼此间隔开的多个半导体图案，绝缘层包括分别邻近源/漏区的第一凹陷区域，以及接触插塞包括分别提供到第一凹陷区域中的下部分。

公开(公告)号：CN103839945B

公开(公告)日：2018-09-28

申请号：CN201310608485.8

申请日：2013-11-26

Applicant: 三星电子株式会社

Inventor： 石城大 ,  吴昌佑 ,  朴星一

IPC: H01L27/11 ,  H01L29/10

Abstract: 本公开提供了半导体器件和SRAM器件。包括第一晶体管和第二晶体管的半导体器件集成在基板上。第一和第二晶体管的每个包括纳米尺寸有源区域，该纳米尺寸有源区域包括提供在纳米尺寸有源区域的各端部中的源极区域和漏极区域以及提供在源极区域和漏极区域之间的沟道形成区域。第一晶体管的源极区域和漏极区域具有与第二晶体管的源极区域和漏极区域相同的导电类型，第二晶体管具有比第一晶体管低的阈值电压。第二晶体管的沟道形成区域可以包括同质掺杂区域，该同质掺杂区域的导电类型与第二晶体管的源极区域和漏极区域的导电类型相同，且与第一晶体管的沟道形成区域的导电类型不同。

公开(公告)号：CN108231890A

公开(公告)日：2018-06-29

申请号：CN201711107813.0

申请日：2017-11-10

Applicant: 三星电子株式会社

Inventor： 石城大 ,  裵金钟 ,  郑朱希

IPC: H01L29/78 ,  H01L25/07 ,  H01L21/50 ,  H01L21/336

Abstract: 一种半导体装置包括：基础衬底；隐埋绝缘膜，位于所述基础衬底上；第一半导体衬底图案，位于所述隐埋绝缘膜上；第二半导体衬底图案，位于所述隐埋绝缘膜上，所述第二半导体衬底图案与所述第一半导体衬底图案间隔开；第一装置图案，位于所述第一半导体衬底图案上；第二装置图案，位于所述第二半导体衬底图案上，所述第一装置图案与所述第二装置图案具有彼此不同的特性；隔离沟槽，位于所述第一半导体衬底图案与所述第二半导体衬底图案之间，所述隔离沟槽仅局部地延伸到所述隐埋绝缘膜内；以及下部层间绝缘膜，上覆在所述第一装置图案及所述第二装置图案上且填充所述隔离沟槽。