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公开(公告)号：CN117769250A
公开(公告)日：2024-03-26
申请号：CN202311200938.3
申请日：2023-09-18
Applicant: 三星电子株式会社
Abstract: 提供了一种集成电路装置和电子系统。该集成电路装置包括：半导体衬底上的多条导线，多条导线在水平方向上延伸并且在竖直方向上彼此重叠；多个绝缘层，其与多条导线在竖直方向上交替并且在水平方向上延伸；以及沟道结构，其在竖直方向上延伸穿过多条导线和多个绝缘层。沟道结构包括芯绝缘层、芯绝缘层的侧壁和底表面上的沟道层、沟道层的外侧壁上的信息存储层、以及覆盖芯绝缘层的顶表面的焊盘图案。焊盘图案接触沟道层的外侧壁的一部分和信息存储层的最顶表面。
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公开(公告)号：CN119383971A
公开(公告)日：2025-01-28
申请号：CN202410302147.X
申请日：2024-03-15
Applicant: 三星电子株式会社
Inventor： 崔贤默
Abstract: 半导体存储器件包括：外围电路结构，包括外围电路；堆叠结构，在外围电路结构上，并且包括交替堆叠的第一电极层和第一电极间绝缘层；第一竖直图案，延伸到堆叠结构中；堆叠结构上的第一绝缘层、第一绝缘层上的第二电极层、以及第二电极层上的第二绝缘层；线分离图案，延伸到第二绝缘层、第二电极层和第一绝缘层中；以及第二竖直图案，延伸到第二绝缘层、第二电极层和第一绝缘层中，其中，第二竖直图案电连接到第一竖直图案。
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Patent Agency Ranking
公开(公告)号：CN119031722A
公开(公告)日：2024-11-26
申请号：CN202410570654.1
申请日：2024-05-09
Applicant: 三星电子株式会社
Inventor： 崔贤默
IPC: H10B63/00
Abstract: 提供了一种集成电路器件和包括该集成电路器件的电子系统。所述集成电路器件包括：半导体衬底；栅极堆叠，其包括多个栅极层和多个绝缘层，多个栅极层和多个绝缘层交替堆叠在半导体衬底上；多个沟道结构，其在垂直方向上延伸以穿过栅极堆叠；字线切口，其在垂直方向上延伸以穿过栅极堆叠；串选择线堆叠，其位于栅极堆叠上；以及多个栅极结构，其在垂直方向上延伸以穿过串选择线堆叠，多个栅极结构与对应于该多个栅极结构的多个沟道结构完全交叠，其中，栅极间切割膜位于多个栅极结构当中的在倾斜方向上彼此相邻的两个相邻栅极结构之间，并且两个相邻栅极结构关于栅极间切割膜以镜像关系对称地设置。
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公开(公告)号：CN118843319A
公开(公告)日：2024-10-25
申请号：CN202410113550.8
申请日：2024-01-26
Applicant: 三星电子株式会社
Abstract: 一种半导体器件可以包括：基板；半导体图案，所述半导体图案堆叠在所述基板上、在平行于所述基板的顶表面的第一方向上延伸、并且彼此间隔开；栅电极，所述栅电极包括在与所述第一方向交叉的第二方向上延伸的水平部分、以及与所述水平部分接触并在垂直于所述基板的所述顶表面的第三方向上延伸的竖直部分；栅极电介质层，所述栅极电介质层在所述半导体图案与所述栅电极之间；以及铁电层，所述铁电层在所述栅极电介质层与所述栅电极之间。每一个所述半导体图案包括杂质区和在所述杂质区之间的沟道区，所述竖直部分位于所述沟道区的第一侧表面上，并且所述水平部分位于所述沟道区的顶表面和底表面上。
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公开(公告)号：CN118263212A
公开(公告)日：2024-06-28
申请号：CN202311635844.9
申请日：2023-12-01
Applicant: 三星电子株式会社
IPC: H01L23/488 , H10B12/00 , H10B41/35 , H10B43/35 , H01L23/482
Abstract: 提供了一种半导体装置和一种电子系统。该半导体装置包括：交替地堆叠在衬底的上表面上的栅极层和下绝缘层、穿过栅极层和下绝缘层并在竖直方向上延伸的沟道结构、设置在沟道结构上的串选择栅极层、穿过串选择栅极层并在竖直方向上延伸的串选择沟道结构、以及设置在沟道结构和串选择沟道结构之间的空间中并将沟道结构连接至串选择沟道结构的接触焊盘。接触焊盘的下表面接触沟道结构，并且接触焊盘的上表面接触串选择沟道结构。接触焊盘的下表面的第一宽度大于接触焊盘的中心部分的第二宽度。接触焊盘的上表面的第三宽度大于接触焊盘的中心部分的第二宽度。
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公开(公告)号：CN116209274A
公开(公告)日：2023-06-02
申请号：CN202211522100.1
申请日：2022-11-30
Applicant: 三星电子株式会社
Abstract: 提供了一种非易失性存储器装置。所述非易失性存储器装置包括：第一半导体结构，包括第一半导体基底、设置在第一半导体基底上的包含多个存储器单元的存储器单元区域以及设置在存储器单元区域上的第一金属垫；第二半导体结构，包括第二半导体基底、设置在第二半导体基底上的页缓冲器以及键合到第一金属垫的第二金属垫；以及第三半导体结构，包括第三半导体基底、设置在第三半导体基底上的缓冲存储器和外围电路以及连接到外围电路的第三金属垫，其中，页缓冲器包括多个垂直晶体管，所述多个垂直晶体管包括沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域，并且第一半导体结构至第三半导体结构在第一方向上连接。
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公开(公告)号：CN116209270A
公开(公告)日：2023-06-02
申请号：CN202211433336.8
申请日：2022-11-16
Applicant: 三星电子株式会社
Abstract: 提供了非易失性存储器装置和存储装置。所述非易失性存储器装置包括存储器单元区域和设置在存储器单元区域下方的外围电路区域。外围电路包括页缓冲器、行解码器和其他外围电路，其中，页缓冲器被包括在设置于第一半导体基底的下表面上的页缓冲器块中以在与第一半导体基底的上表面垂直的第一方向上与包括在外围电路区域中的其他电路区分开，页缓冲器通过穿过第一半导体基底的连接部连接到存储器单元区域，并且页缓冲器包括多个垂直晶体管，每个垂直晶体管由沿第一方向顺序地堆叠的源极区域、沟道区域和漏极区域限定。
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