公开(公告)号：CN117855188A

公开(公告)日：2024-04-09

申请号：CN202311210387.9

申请日：2023-09-19

Applicant: 三星电子株式会社

Inventor： 金兑衡 ,  唐昊莹 ,  朴胤植

IPC: H01L23/528 ,  H10B10/00 ,  H10B12/00

Abstract: 提供了一种集成电路，所述集成电路包括：单元区域，所述单元区域中布置有多个单元；以及外围区域，所述外围区域中布置有被配置为控制所述多个单元的电路，其中，所述单元区域还包括：多条第一栅极线，所述多条第一栅极线位于衬底上方；多个第一图案，所述多个第一图案在位于所述多条第一栅极线上方的第一布线层中延伸；多个第二图案，所述多个第二图案在位于所述衬底下方的背面布线层中在第一水平方向上延伸；以及多个第一通路，所述多个第一通路中的每一者在垂直方向上穿过所述衬底，其中，所述多个第一通路中的每一者包括连接到所述多个第一图案中的相应的第一图案的顶表面和连接到所述多个第二图案中的相应的第二图案的底表面。

公开(公告)号：CN118829213A

公开(公告)日：2024-10-22

申请号：CN202410457306.3

申请日：2024-04-16

Applicant: 三星电子株式会社

Inventor： 尹锡 ,  金兑衡 ,  唐昊莹

IPC: H10B20/00 ,  H10B20/20

Abstract: 一种包括只读存储单元的集成电路，所述只读存储单元包括导通单元。所述导通单元包括：第一源极/漏极区和第二源极/漏极区；位于所述第一源极/漏极区和所述导通单元的正面的位线之间的正面接触；以及位于所述第二源极/漏极区和所述导通单元的背面的电力线之间的背面接触。所述位线被配置为向所述导通单元提供位线信号，并且所述电力线被配置为向所述导通单元提供电源电压信号。所述位线和所述电力线彼此垂直对齐。

公开(公告)号：CN118352338A

公开(公告)日：2024-07-16

申请号：CN202311602203.3

申请日：2023-11-28

Applicant: 三星电子株式会社

Inventor： 李于晋 ,  金兑衡 ,  唐昊莹 ,  林哉炫

IPC: H01L23/528 ,  H01L23/48 ,  H01L27/02

Abstract: 一种集成电路包括：衬底，其包括单元区域和虚设区域，其中，多个单元布置在单元区域中；正侧布线层，其在竖直方向上布置在衬底的正表面上方，其中，正侧布线层包括横穿单元区域和虚设区域在第一方向上延伸的第一图案以及在与第一方向相交的第二方向上延伸并接触第一图案的第二图案；穿通件，其在虚设区域中在竖直方向上与正侧布线层交叠并且穿过衬底；以及背侧布线层，其布置在衬底的背表面上，其中，背侧布线层通过穿通件和正侧布线层连接到包括在多个单元中的至少一个晶体管。

公开(公告)号：CN116913333A

公开(公告)日：2023-10-20

申请号：CN202310395342.7

申请日：2023-04-13

Applicant: 三星电子株式会社

Inventor： 唐昊莹 ,  金兑衡 ,  文大英 ,  白尚叶 ,  徐东旭

IPC: G11C5/06 ,  H01L21/768 ,  H10B10/00 ,  G11C5/14

Abstract: 提供了一种三维(3D)半导体集成电路和静态随机存取存储器(SRAM)设备。三维(3D)半导体集成电路包括：第一管芯，包括电源电路；第二管芯，包括具有贯通硅通路(TSV)束区的SRAM；第三管芯，包括处理器；以及TSV，每个TSV提供在TSV束区上并从TSV束区延伸到第三管芯。该SRAM设备包括：具有存储体的存储体阵列，每个存储体包括子比特单元阵列和在子比特单元阵列之间布置成十字(+)形的局部外围电路区；以及全局外围电路区，包括在第一方向上延伸的尾部外围电路区和在第二方向上延伸的头部外围电路区，尾部外围电路区和头部外围电路区布置成“T”形。

公开(公告)号：CN115968191A

公开(公告)日：2023-04-14

申请号：CN202211225530.7

申请日：2022-10-09

Applicant: 三星电子株式会社

Inventor： 李于晋 ,  文大英 ,  唐昊莹 ,  金兑衡

IPC: H10B10/00

Abstract: 提供双端口静态随机存取存储器(SRAM)单元及设计其的方法。所述双端口SRAM单元包括：P型有源图案，沿第一方向彼此间隔开，P型有源图案中的每个沿与第一方向垂直的第二方向延伸并且包括至少一个晶体管。P型有源图案包括沿第一方向顺序地布置的第一P型有源图案至第六P型有源图案。第一切割区设置在第二P型有源图案与所述双端口SRAM单元的沿第一方向延伸的第一边界之间，并且第二切割区设置在第五P型有源图案与相对第一边界并且沿第一方向延伸的第二边界之间。