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公开(公告)号：CN112151535A
公开(公告)日：2020-12-29
申请号：CN202010825837.5
申请日：2020-08-17
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/08 , H01L21/822
Abstract: 本发明公开一种硅基纳米电容三维集成结构及其制备方法。在硅片的正反面分别制备出纳米电容，并通过硅通孔结构并联连接，可以显著增大电容密度。同时采用硅通孔结构将两个纳米电容连接到一起，可以缩短互连线长度，从而有利于减小互连电阻和能量损耗。
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公开(公告)号：CN112151504A
公开(公告)日：2020-12-29
申请号：CN202010825093.7
申请日：2020-08-17
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明公开一种带有封孔层的铜互连结构及其制备方法。该带有封孔层的铜互连结构包括：第一层金属互连线(200)；通孔/沟槽结构，形成在由第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)所构成的叠层中，其中，通孔位于沟槽下方；PTCDA薄膜(205)和SiO2薄膜(206)，其中，PTCDA薄膜(205)覆盖所述通孔/沟槽结构内部的侧壁和部分通孔底部，SiO2薄膜(206)覆盖PTCDA薄膜(205)表面；铜扩散阻挡层(208)，覆盖所述SiO2薄膜(206)和所述通孔底部；第二层金属互连线(209)，覆盖所述铜扩散阻挡层(208)表面并完全填充通孔/沟槽结构内部；铜扩散覆盖层(210)，覆盖上述结构的上表面。本发明能够有效防止铜扩散阻挡层渗透到低介电常数薄膜的孔状结构内部，避免漏电风险，同时降低铜扩散阻挡层在生长过程中出现针孔的几率。
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公开(公告)号：CN112018096A
公开(公告)日：2020-12-01
申请号：CN202010754765.X
申请日：2020-07-31
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L25/065 , H01L21/98 , H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本发明公开一种用于能量缓冲的纳米电容三维集成系统及其制备方法。该用于能量缓冲的纳米电容三维集成系统包括多片垂直堆叠并联的硅通孔-纳米电容混合结构，可以极大增加电容密度和存储容量，从而在拥有较高功率密度的同时，也可以拥有较高的能量密度。
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公开(公告)号：CN112018077A
公开(公告)日：2020-12-01
申请号：CN202010746364.X
申请日：2020-07-29
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明公开一种铜互连结构及其制造方法。其中，铜互连结构包括：自下而上依次包括第一铜金属线(200)、第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)；通孔/沟槽结构，两者垂直相连通，贯穿第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)，其中，沟槽位于通孔上方；阻挡层(205)、籽晶层(207)和第二铜金属线(208)，其中，阻挡层(205)形成在所述通孔和所述沟槽的侧壁，籽晶层(207)覆盖阻挡层(205)并覆盖所述通孔底部的第一铜金属线(200)的表面，第二铜金属线(208)完全填充通孔/沟槽内部。
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公开(公告)号：CN111883541A
公开(公告)日：2020-11-03
申请号：CN202010620317.0
申请日：2020-06-30
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
Abstract: 本发明公开一种用于三维封装的SOI有源转接板及其制备方法。采用SOI作为基底，在SOI的顶层硅上采用标准集成电路制造工艺制备CMOS反相器，可以抑制短沟道效应以及闩锁效应。在CMOS反相器的PMOS和NMOS晶体管之间的SOI基底上刻蚀出通孔结构，该通孔结构一方面可以作为连接垂直方向芯片之间的导电通道，另一方面可以作为PMOS和NMOS晶体管之间的电学隔离层。
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Patent Agency Ranking
公开(公告)号：CN111769097A
公开(公告)日：2020-10-13
申请号：CN202010562315.0
申请日：2020-06-18
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/532 , H01L23/48 , H01L21/768
Abstract: 本发明属于集成电路封装技术领域，具体为一种用于三维互连的硅通孔结构及其制造方法。本发明硅通孔结构采用低介电常数材料作为硅衬底和导电金属材料之间电学隔离的绝缘介质，可以降低硅衬底和导电金属材料之间的寄生电容，从而可以减少信号延迟。此外，在低介电常数材料表面覆盖一层极薄的二氧化硅，可以阻止后续铜扩散阻挡层沉积过程中导电阻挡层渗入多孔结构内部，从而可以抑制漏电流。
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公开(公告)号：CN111540741A
公开(公告)日：2020-08-14
申请号：CN202010401242.7
申请日：2020-05-13
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明属于集成电路存储器技术领域，具体为基于浮栅与控制栅连接通道的半浮栅存储器及其制备方法。本发明基于浮栅与控制栅连接通道的半浮栅存储器，在半导体衬底形成第一U型槽用于形成浮栅晶体管的沟道，在浮栅表面形成第二U型槽；控制栅、第二U型槽侧壁的第二栅介质以及浮栅构成纵向隧穿晶体管，而且控制栅与浮栅之间有连接通道。该纵向隧穿晶体管对半浮栅存储器的浮栅进行写入和擦除操作，能够有效提高集成度。此外，在对浮栅充放电过程中，只需要对控制栅施加电压，可大大降低功耗。
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公开(公告)号：CN111477626A
公开(公告)日：2020-07-31
申请号：CN202010346224.3
申请日：2020-04-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明公开一种半浮栅存储器及其制备方法。该半浮栅存储器包括：半导体衬底，其具有第一掺杂类型；半浮栅阱区，其具有第二掺杂类型，位于半导体衬底的上层区域；U型槽，贯穿半浮栅阱区，其底部处于半浮栅阱区的下边界；第一栅介质层覆盖U型槽的表面；浮栅覆盖第一栅介质层，并形成中间高、两边低的凸起形状；隧穿晶体管沟道层覆盖浮栅的中间凸起上表面；第二栅介质层形成在隧穿晶体管沟道层两侧并延伸覆盖浮栅表面，控制栅覆盖第二栅介质层和隧穿晶体管沟道层上表面；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧；源极和漏极，形成于半浮栅阱区中，位于第一栅极叠层和第二栅极叠层两侧。
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公开(公告)号：CN111477625A
公开(公告)日：2020-07-31
申请号：CN202010346220.5
申请日：2020-04-27
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本发明属于半导体存储器技术领域，具体为一种基于缺陷俘获材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，为第一掺杂类型；半导体衬底表面的半浮栅阱区，为第二掺杂类型；贯穿半浮栅阱区的U型槽；覆盖U型槽表面的第一栅介质层，在半浮栅阱区形成开口；覆盖第一栅介质层的第一金属栅，在开口处与半浮栅阱区接触；覆盖第一金属栅的浮栅；覆盖浮栅表面和部分半浮栅阱区表面的第二栅介质层，覆盖第二栅介质层的第二金属栅；位于第一栅极叠层和第二栅极叠层两侧的栅极侧墙；位于第一栅极叠层和第二栅极叠层两侧的源极和漏极；浮栅为缺陷俘获材料。本发明可以有效地增强电荷保持能力，从而增加存储器的刷新时间。
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公开(公告)号：CN111430354A
公开(公告)日：2020-07-17
申请号：CN202010172361.X
申请日：2020-03-12
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/11521 , H01L29/24 , H01L29/06 , H01L29/49
Abstract: 本发明属于半导体器件技术领域，具体为一种低功耗半浮栅存储器及其制备方法。本发明低功耗半浮栅存储器，包括：衬底；在衬底上的石墨烯栅极；部分覆盖石墨烯栅极的阻挡层；覆盖阻挡层的半浮栅；位于半浮栅上的半闭合隧穿层；异质结，其第一端位于半浮栅上，且与半闭合隧穿层平行邻接，其第二端覆盖半闭合隧穿层和异质结的第一端；石墨烯漏极和石墨烯源极，位于异质结的第二端上；其中，阻挡层、半浮栅、半闭合隧穿层、异质结的一端和第二端，依次为不同的二维材料。本发明可有效改善了器件的可靠性，加快数据写入速度，增加数据保持时间，进一步降低功耗。
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