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公开(公告)号：CN112002364B
公开(公告)日：2023-05-05
申请号：CN202010860293.6
申请日：2020-08-24
Applicant: 中国科学院微电子研究所
IPC: G11C11/409 , G11C11/36 , G11C7/22 , G11C5/12
Abstract: 本发明公开了一种互补型存储单元及其制备方法、互补型存储器。其中，互补型存储单元包括：控制晶体管、上拉二极管和下拉二极管，控制晶体管，用于控制存储单元的读写；上拉二极管，一端连接于正选择线，另一端连接于控制晶体管的源端，用于控制高电平输入；下拉二极管，一端连接于负选择线，另一端连接于控制晶体管的源端，用于控制低电平输入；其中，上拉二极管与下拉二极管在第一方向上相互对称设置。基于上述互补型存储单元的设计，使得本发明的互补型存储器能够实现原有功能特性的情况下，极大降低了存储器的电路复杂度，减小了存储器的面积尺寸，提高了存储器存储密度，而且还降低了存储器功耗。
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公开(公告)号：CN115701275A
公开(公告)日：2023-02-07
申请号：CN202110862824.X
申请日：2021-07-29
Applicant: 中国科学院微电子研究所
Abstract: 本申请公开一种铁电器件及制备方法，涉及微电子技术领域，能够提高铁电器件的剩余极化强度稳定性，进而提高铁电器件的寿命。铁电器件，包括：下电极；上电极；铁电材料层；非铁电材料层，所述非铁电材料层与所述铁电材料层连接，所述非铁电材料层用于在被施加电场时发生晶相相变而具有铁电性；所述铁电材料层和所述非铁电材料层均设置于所述下电极和所述上电极之间，所述上电极和所述下电极用于对所述铁电材料层和所述非铁电材料层施加电场。
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公开(公告)号：CN114606469A
公开(公告)日：2022-06-10
申请号：CN202210192396.9
申请日：2022-02-28
Applicant: 中国科学院微电子研究所
IPC: C23C14/35 , C23C14/34 , C23C14/08 , H01L23/64 , H01L21/336
Abstract: 本发明涉及半导体技术领域，尤其涉及一种铁电半导体器件的制备方法，包括：利用Hf单质靶材和Zr单质靶材，采用溅射工艺，制备HZO铁电层，以形成铁电半导体器件，解决了现有技术中采用原子层沉积方法生长铁电层时，造成生长效率低，且铁电层质量无法保障，影响铁电半导体的可靠性的技术问题，进而采用Hf单质靶材和Zr单质靶材进行溅射，形成HZO铁电层，提高了铁电层的质量，提高了铁电半导体器件的可靠性。
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公开(公告)号：CN114512488A
公开(公告)日：2022-05-17
申请号：CN202210090285.7
申请日：2022-01-25
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L27/11502 , H01L27/11507 , H01L49/02
Abstract: 本公开提供一种铁电存储器的制造方法，包括：在衬底上形成依次叠设的底电极和铁电层，其中，铁电层为掺杂的氧化铪基铁电层；在铁电层上形成顶电极，其中，所述顶电极为氮化钛材料的顶电极，在形成顶电极的过程中，通过调节氮气的流量，以调节顶电极中氮原子和钛原子的比率。该制造方法可以改善铁电存储器疲劳特性并提高铁电存储器的耐久性。本公开还提供一种铁电存储器及包括铁电存储器的电子设备。
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公开(公告)号：CN114280998A
公开(公告)日：2022-04-05
申请号：CN202111641853.X
申请日：2021-12-29
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G05B19/042
Abstract: 本发明公开一种逻辑运算控制电路、方法、装置及介质，涉及芯片设计技术领域，用于解决现有技术中会加大灵敏放大器模块的设计复杂度问题。电路结构包括：控制单元、译码单元以及灵敏放大器；灵敏放大器中包括第一晶体管，控制单元的信号输出端与译码单元连接；控制单元用于基于控制信号控制译码单元激活灵敏放大器，控制单元与电源连接，用于控制电源产生不同的第一栅压，对第一晶体管的阈值电压进行调整，以改变被激活的所述灵敏放大器的翻转电压，实现布尔逻辑运算。采用本方案中的电路结构，可以在不增加SA单元面积的基础上实现对SA单元工作翻转电压的修改，可直接实现布尔逻辑运算。
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Patent Agency Ranking
公开(公告)号：CN111668252A
公开(公告)日：2020-09-15
申请号：CN202010576753.2
申请日：2020-06-22
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种阻变存储器及其制备方法。其中，该阻变存储器包括：阻变介质层，用于阻变存储；其中，阻变介质层包括：掺杂介质层，其部分具有一定掺杂浓度的金属原子，用于在阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控，从而提高器件可靠性，同时，因此可以使得本发明的阻变存储器具有免去初始激活过程特性，在初始时稳定表现为低阻态，防止在大电压激活过程中造成的电流过冲问题，此外在保证了较好电压耐受能力的同时，可以使得器件本申请的尺寸得到很好的控制，降低了大电压的功耗。
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公开(公告)号：CN109036486A
公开(公告)日：2018-12-18
申请号：CN201810721290.7
申请日：2018-07-03
Applicant: 中国科学院微电子研究所
IPC: G11C13/00
CPC classification number: G11C13/0002 , G11C13/0035 , G11C13/004 , G11C2013/0047
Abstract: 本发明公开了一种存储器件的读取方法，所述存储器件包括阻变存储器和与阻变存储器串联的选通管，该方法包括：选择读取电压，使得当阻变存储器处于低阻态时选通管开启，以及当阻变存储器处于高阻态时选通管不开启；以及根据读取得到的电阻值来判断阻变存储器的存储状态。根据本发明的存储器件的读取方法避免了读取电压大于阻变存储器的转变电压从而使阻变存储器被误操作的问题；同时，还降低了选通管的开启次数，从而延长了选通管的寿命或降低了对选通管的疲劳特性要求。
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公开(公告)号：CN108630810A
公开(公告)日：2018-10-09
申请号：CN201810455161.8
申请日：2018-05-14
Applicant: 中国科学院微电子研究所
Abstract: 本公开提出了一种1S1R存储器集成结构及其制备方法；其中，所述1S1R存储器集成结构，包括：字线金属、阻变材料层、选通管下电极、选通管材料层、选通管上电极、互联线及位线金属；其中，所述选通管材料层呈凹槽形，所述选通管上电极形成于所述凹槽内。本公开1S1R存储器集成结构及制备方法，通过选通管集成位置的改变，使得选通管的器件面积远大于存储器的器件面积，显著降低了对选通管开态电流密度的要求。
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公开(公告)号：CN105826468B
公开(公告)日：2018-08-10
申请号：CN201610282626.5
申请日：2016-04-29
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种自选通阻变存储器件及其制备方法，该自选通阻变存储器件包括：下电极；绝缘介质层，与所述下电极垂直交叉设置形成堆叠结构，所述堆叠结构中设置有一垂直沟槽；选通层，通过自对准技术生长在所述下电极上，其中，流经所述选通层的层间漏电通道由所述绝缘介质层隔绝；电阻转变层，设置在所述垂直沟槽中，与所述绝缘介质层和所述选通层相接；上电极，设置在所述电阻转变层内。上述技术方案提供的存储器件，通过自对准技术在下电极上生长选通层，使得流经选通层的层间漏电通道由绝缘介质层隔绝，避免了上下层字线通过选通层漏电，从而解决了现有技术中自选通阻变存储器件的上下层字线间漏电的技术问题，提高器件的可靠性。
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公开(公告)号：CN105957558A
公开(公告)日：2016-09-21
申请号：CN201610248982.5
申请日：2016-04-20
Applicant: 中国科学院微电子研究所
IPC: G11C29/50
CPC classification number: G11C29/50016 , G11C2029/5006
Abstract: 本发明提供一种基于两端器件的脉冲参数测试系统。所述系统包括所述系统包括脉冲源、具有第一通道和第二通道的两通道示波器、探针台以及位于所述探针台上的待测的两端器件和晶体管，其中，所述脉冲源与所述待测的两端器件、所述晶体管组成串联支路，所述第一通道的输入端连接所述待测的两端器件的输入端，所述第一通道的输出端接地，所述第二通道的输入端连接所述待测的两端器件的输出端，所述第二通道的输出端接地。本发明能够对测试系统实现更好的限流作用，并降低了测试系统中的寄生电容，减小了充放电对测试准确性的干扰，以得到更准确的测试参数。
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