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公开(公告)号：CN100359601C
公开(公告)日：2008-01-02
申请号：CN00803360.9
申请日：2000-01-19
Applicant: 株式会社日立制作所
IPC: G11C16/06
CPC classification number: H01L27/11526 , B82Y10/00 , G11C16/04 , G11C16/0416 , G11C16/0441 , G11C16/10 , G11C16/28 , G11C16/349 , G11C2216/08 , G11C2216/10 , H01L27/105 , H01L27/1052 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11546 , H01L27/11558 , H01L29/66825 , H01L29/7883
Abstract: 一种构成快速存储器的非易失性存储器元件(130)，可如此构成，在相同半导体衬底上形成的另一电路晶体管的栅极氧化膜(GO2)和栅极(GT2)分别是隧道氧化膜(DO3)和浮动栅极(FGT)。一存储器单元具有两元件一比特构成，其由一对非易失性存储器元件并带有成对互补数据线而组成。对于成对非易失性存储器元件来说，可建立相互不同的阈值电压状态，使得它们可差动地读出。在读操作中的字线电压基本上等于非易失性存储器元件热均衡状态下的阈值电压(初始阈值电压)，其中最好是存储器元件的高阈值电压和低阈值电压的平均值。不论成对的非易失性存储器元件是否处于高阈值电压状态或是低阈值电压状态，其阈值电压易于逐渐接近初始阈值电压，使其性能变差。在此时，字线选择电压基本上等于初始阈值电压，使得即使在某个存储器元件的性能相对逐渐变坏时也很难出现读出故障。
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公开(公告)号：CN1691338A
公开(公告)日：2005-11-02
申请号：CN200510068934.X
申请日：2000-01-19
Applicant: 株式会社日立制作所
IPC: H01L27/115 , H01L27/105 , G11C16/06
CPC classification number: H01L27/11526 , B82Y10/00 , G11C16/04 , G11C16/0416 , G11C16/0441 , G11C16/10 , G11C16/28 , G11C16/349 , G11C2216/08 , G11C2216/10 , H01L27/105 , H01L27/1052 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11546 , H01L27/11558 , H01L29/66825 , H01L29/7883
Abstract: 一种非易失性存储器元件，包括：半导体衬底；在所述半导体衬底中形成的第一导电型的第一阱区；在所述半导体衬底中形成的第二导电型的第二阱区；在第一阱区中形成的第二导电型的源区，该源区将与源线连接；在第一阱区中形成的第二导电型的漏区，该漏区将与数据线连接；第一绝缘膜，该第一绝缘膜形成在位于所述源区和所述漏区之间的所述第一阱区的一部分主表面上；第二绝缘膜，该第二绝缘膜形成在所述第二阱区的主表面上；在所述第一和第二绝缘膜上形成的栅极；在所述第二阱区中形成的第一区，该第一区将与字线连接；和在所述第一阱区中形成的第二区，该第二区用以将电位馈送给所述第一阱区；其中在所述栅极上所聚集的电子将被释放时，所述源区的电位被设定为相对高于所述第一区、所述第二区和所述漏区的电位。
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公开(公告)号：CN1691331A
公开(公告)日：2005-11-02
申请号：CN200510068933.5
申请日：2000-01-19
Applicant: 株式会社日立制作所
IPC: H01L27/04 , H01L27/115 , H01L27/108 , H01L29/788 , G11C16/06
CPC classification number: H01L27/11526 , B82Y10/00 , G11C16/04 , G11C16/0416 , G11C16/0441 , G11C16/10 , G11C16/28 , G11C16/349 , G11C2216/08 , G11C2216/10 , H01L27/105 , H01L27/1052 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11546 , H01L27/11558 , H01L29/66825 , H01L29/7883
Abstract: 一种半导体衬底上的半导体集成电路器件，包括：逻辑电路；非易失性存储器；以及外部输入/输出电路，其中所述非易失性存储器包括：非易失性存储器元件，所述非易失性存储器元件被构成为可由MIS晶体管和控制栅极电编程；所述MIS晶体管具有形成在第一导电型的半导体区域中的第二导电型的源和漏，在所述源和漏之间限定的沟道上形成的栅极绝缘膜，和在所述栅极绝缘膜上形成的浮动栅极；所述控制栅极是由经由另一栅极绝缘膜在所述浮动栅极的延伸部分之下所形成的第二导电型的半导体区域形成的；所述非易失性存储器元件的栅极绝缘膜、和包含在所述外部输入/输出电路内的MIS晶体管的栅极绝缘膜具有基本上相等的厚度。
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公开(公告)号：CN1339160A
公开(公告)日：2002-03-06
申请号：CN00803360.9
申请日：2000-01-19
Applicant: 株式会社日立制作所
IPC: G11C16/06
CPC classification number: H01L27/11526 , B82Y10/00 , G11C16/04 , G11C16/0416 , G11C16/0441 , G11C16/10 , G11C16/28 , G11C16/349 , G11C2216/08 , G11C2216/10 , H01L27/105 , H01L27/1052 , H01L27/115 , H01L27/11519 , H01L27/11521 , H01L27/11546 , H01L27/11558 , H01L29/66825 , H01L29/7883
Abstract: 一种构成快速存储器的非易失性存储器元件(130),可如此构成,在相同半导体衬底上形成的另一电路晶体管的栅极氧化膜(GO2)和栅极(GT2)分别是隧道氧化膜(DO3)和浮动栅极(FGT)。一存储器单元具有两元件一比特构成,其由一对非易失性存储器元件并带有成对互补数据线而组成。对于成对非易失性存储器元件来说,可建立相互不同的阈值电压状态,使得它们可差动地读出。在读操作中的字线电压基本上等于非易失性存储器元件热均衡状态下的阈值电压(初始阈值电压),其中最好是存储器元件的高阈值电压和低阈值电压的平均值。不论成对的非易失性存储器元件是否处于高阈值电压状态或是低阈值电压状态,其阈值电压易于逐渐接近初始阈值电压,使其性能变差。在此时,字线选择电压基本上等于初始阈值电压,使得即使在某个存储器元件的性能相对逐渐变坏时也很难出现读出故障。
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