公开(公告)号：CN1452752A

公开(公告)日：2003-10-29

申请号：CN00819449.1

申请日：2000-04-21

Applicant: 株式会社日立制作所

Inventor： 佐佐木靖彦

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5036 ,  G06F17/5022

Abstract: 一种通过分析配线之间的串扰引起的延迟时间劣化，可以精度良好地计算电子电路装置的延迟时间的方法，该电子电路装置中，根据输入信号模式，关注配线及与其邻接的多个配线的各个信号到达时刻动态地变化。利用由关注配线及邻接配线之间的相对信号到达时刻可以检索的延迟时间劣化的信息，通过对关注配线的各个信号到达时刻的每一个计算关注配线及邻接配线的各对中发生的延迟时间劣化并通过将其相加计算出在存在多个邻接配线的场合的总延迟时间劣化值。可以使以高速度进行大规模电子电路装置的设计变得容易，并且可以排除延迟时间中的过多的余量，可以效率更高地进行电子电路装置的设计制造。

公开(公告)号：CN1244066C

公开(公告)日：2006-03-01

申请号：CN00819449.1

申请日：2000-04-21

Applicant: 株式会社日立制作所

Inventor： 佐佐木靖彦

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5036 ,  G06F17/5022

Abstract: 一种通过分析配线之间的串扰引起的延迟时间劣化，可以精度良好地计算电子电路装置的延迟时间的方法，该电子电路装置中，根据输入信号模式，关注配线及与其邻接的多个配线的各个信号到达时刻动态地变化。利用由关注配线及邻接配线之间的相对信号到达时刻可以检索的延迟时间劣化的信息，通过对关注配线的各个信号到达时刻的每一个计算关注配线及邻接配线的各对中发生的延迟时间劣化并通过将其相加计算出在存在多个邻接配线的场合的总延迟时间劣化值。可以使以高速度进行大规模电子电路装置的设计变得容易，并且可以排除延迟时间中的过多的余量，可以效率更高地进行电子电路装置的设计制造。

公开(公告)号：CN101400056B

公开(公告)日：2010-12-15

申请号：CN200810146137.2

申请日：2008-08-06

Applicant: 株式会社日立制作所

Inventor： 佐佐木靖彦 ,  矢野正 ,  宗广秀雄 ,  杉浦纪之 ,  石川彻

IPC: H04W12/02 ,  H04W4/14 ,  H04W88/02

CPC classification number: H04M7/0033 ,  H04L63/105 ,  H04M7/003

Abstract: 本发明提供一种高安全性的手机系统和信息系统。在安装了持久性的存储装置的可携带式设备中，不能做到将有关某个特定目的的信息保存在设备的存储装置中，而将有关其他目的的信息不保存在存储装置中，为了解决这种问题，通过在转送电话之前发送非电话型通知，可以告知电话的不同目的并区分是否保存。本发明解决了不能做到将有关某个特定目的的信息保存在设备的存储装置中、而将有关其他目的的信息不保存在存储装置中的问题。通过在转送电话之前发送非电话型通知，可以告知电话的不同目的并区分是否保存。