公开(公告)号：CN107317418B

公开(公告)日：2019-06-21

申请号：CN201710274832.6

申请日：2017-04-25

Applicant: 株式会社东芝

Inventor： 上田隆司 ,  藤田真史 ,  德增正 ,  小林雅司

IPC: H02K3/28 ,  H02K3/12

Abstract: 根据实施方式，在被收纳到设置于层叠铁芯上的每1极45个槽中的3相偶数极的2层卷绕的电枢绕线中，在第1相带(17)中配置有与第1并联电路、第2并联电路对应的线圈片，在第2相带(18)中配置有与第4并联电路、第5并联电路对应的线圈片，在第1相带及第2相带(17、18)上配置有与第3并联电路对应的线圈片；将各并联电路的上线圈片(15)和下线圈片(16)配置为，从极中心侧起计数的位置彼此是相同的。

公开(公告)号：CN107317418A

公开(公告)日：2017-11-03

申请号：CN201710274832.6

申请日：2017-04-25

Applicant: 株式会社东芝

Inventor： 上田隆司 ,  藤田真史 ,  德增正 ,  小林雅司

IPC: H02K3/28 ,  H02K3/12

Abstract: 根据实施方式，在被收纳到设置于层叠铁芯上的每1极45个槽中的3相偶数极的2层卷绕的电枢绕线中，在第1相带(17)中配置有与第1并联电路、第2并联电路对应的线圈片，在第2相带(18)中配置有与第4并联电路、第5并联电路对应的线圈片，在第1相带及第2相带(17、18)上配置有与第3并联电路对应的线圈片；将各并联电路的上线圈片(15)和下线圈片(16)配置为，从极中心侧起计数的位置彼此是相同的。