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公开(公告)号：CN113535499B
公开(公告)日：2023-10-27
申请号：CN202110829386.7
申请日：2021-07-22
Applicant: 无锡江南计算技术研究所
IPC: G06F11/263 , G06F11/26 , G06F11/22
Abstract: 本发明公开了一种支持多核心共享访问的多类型并存访存流验证方法，该方法包括获取待测访存部件对应存储系统的系统信息，基于系统信息构建待测访存部件对应的验证系统，验证系统包括若干虚拟模型；当检测到多源核心请求指令时，确定发出多源核心请求指令的各测试激励；分别确定各测试激励对应的各虚拟模型，基于各虚拟模型并行处理多源核心请求指令，得到各虚拟响应结果。本发明短时间内实现各虚拟模型的请求发送、解析、响应处理等功能，最终通过比较真实和虚拟响应来判断待测访存部件处理、解析和转发的正确性，通过此验证方法和系统更易发现错误和错误定位，保证了待测访存部件的正确性，流片无错误。
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公开(公告)号：CN113535499A
公开(公告)日：2021-10-22
申请号：CN202110829386.7
申请日：2021-07-22
Applicant: 无锡江南计算技术研究所
IPC: G06F11/263 , G06F11/26 , G06F11/22
Abstract: 本发明公开了一种支持多核心共享访问的多类型并存访存流验证方法，该方法包括获取待测访存部件对应存储系统的系统信息，基于系统信息构建待测访存部件对应的验证系统，验证系统包括若干虚拟模型；当检测到多源核心请求指令时，确定发出多源核心请求指令的各测试激励；分别确定各测试激励对应的各虚拟模型，基于各虚拟模型并行处理多源核心请求指令，得到各虚拟响应结果。本发明短时间内实现各虚拟模型的请求发送、解析、响应处理等功能，最终通过比较真实和虚拟响应来判断待测访存部件处理、解析和转发的正确性，通过此验证方法和系统更易发现错误和错误定位，保证了待测访存部件的正确性，流片无错误。
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公开(公告)号：CN115329939A
公开(公告)日：2022-11-11
申请号：CN202211017844.8
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种支持多种不同精度运算的脉动阵列硬件实现方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：建立神经网络的阶段和运算配置相关联的关联表；S2：获取神经网络的阶段，从关联表中获取与该阶段对应的运算配置；S3：如果运算配置为混合精度浮点运算，则基于脉动阵列建立16*16bit+32bit定点/浮点运算模型，基于16*16bit+32bit定点/浮点运算模型进行混合精度浮点运算，如果运算配置为定点整形运算，则基于脉动阵列建立8*8bit+16bit定点运算模型，基于8*8bit+16bit定点运算模型进行定点整形运算。本发明充分挖掘降低精度的空间，提升处理吞吐率，提升脉动阵列运算性能，同时降低了不必要的硬件开销。
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