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公开(公告)号：CN103150279A
公开(公告)日：2013-06-12
申请号：CN201310114195.8
申请日：2013-04-02
Applicant: 无锡江南计算技术研究所
IPC: G06F13/36
Abstract: 本发明提供了一种主机与基板管理控制器共享设备的方法。在基板管理控制器中集成IO共享设备；多个设备间采用标准的WishBone总线协议，通过WishBone交叉开关实现互连通信；主机通过基板管理控制器上行的LPC总线对共享设备进行访问，上行LPC总线接口与共享设备之间通过WishBone接口实现通讯；执行地址空间组织，其中共享设备具有两套独立的访问地址空间，主机和基板管理控制器通过地址空间重映射的方式分别采用不同的地址空间对共享设备进行访问；执行兼容式的主机访问，其中共享设备地址兼容legacy IO，同时部分非Legacy IO可见设备通过标准的IPMI协议进行访问。在兼容LPC总线规范的前提下，修改LPC总线应答，将延迟容忍的上限增加，同时设置超时机制，防止总线挂死。
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公开(公告)号：CN103150279B
公开(公告)日：2015-05-06
申请号：CN201310114195.8
申请日：2013-04-02
Applicant: 无锡江南计算技术研究所
IPC: G06F13/36
Abstract: 本发明提供了一种主机与基板管理控制器共享设备的方法。在基板管理控制器中集成IO共享设备；多个设备间采用标准的WishBone总线协议，通过WishBone交叉开关实现互连通信；主机通过基板管理控制器上行的LPC总线对共享设备进行访问，上行LPC总线接口与共享设备之间通过WishBone接口实现通讯；执行地址空间组织，其中共享设备具有两套独立的访问地址空间，主机和基板管理控制器通过地址空间重映射的方式分别采用不同的地址空间对共享设备进行访问；执行兼容式的主机访问，其中共享设备地址兼容legacy IO，同时部分非Legacy IO可见设备通过标准的IPMI协议进行访问。在兼容LPC总线规范的前提下，修改LPC总线应答，将延迟容忍的上限增加，同时设置超时机制，防止总线挂死。
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Patent Agency Ranking
公开(公告)号：CN103176930A
公开(公告)日：2013-06-26
申请号：CN201310113269.6
申请日：2013-04-02
Applicant: 无锡江南计算技术研究所
IPC: G06F13/20
Abstract: 本发明提供了一种基于标准PCIe上行端口的IO扩展架构方法。使用标准PCIe上行端口的分层多级总线扩展，第一级为PCIe总线，第二级为PCI总线，第三级为传统总线，其中BIOS挂在传统总线下；通过带外的同步串行通路注入申威处理器所需的初始配置和初始执行代码，初始执行代码只需一次深度优先的枚举，就完成了传统设备的访问通路构建，使得申威处理器可以快速获取BIOS内容；通过带外的同步串行通路，可向CPU发出不可屏蔽中断，用于睡眠状态下的唤醒等目的。
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公开(公告)号：CN103150262A
公开(公告)日：2013-06-12
申请号：CN201310112919.5
申请日：2013-04-02
Applicant: 无锡江南计算技术研究所
IPC: G06F12/06
Abstract: 本发明提供了一种管道式串行接口闪存访问装置。所述管道式串行接口闪存访问装置通过实现特定的管道硬件逻辑，并按自定义的管道访问协议来实现对串行接口闪存的管道方式访问。所述管道式串行接口闪存访问装置通过提供一个只有2字节I/O空间的访问界面，就可实现串行接口闪存的读、写、擦除等各种操作，并配合相应的仲裁机制，提供了离线、带内以及带外三种访问方法，为硬件系统设计时从多个途径访问串行接口闪存提供很大的灵活性，并且能够降低串行接口闪存的系统研发成本和调试周期。
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公开(公告)号：CN108900381A
公开(公告)日：2018-11-27
申请号：CN201810779465.X
申请日：2018-07-16
Applicant: 无锡江南计算技术研究所
IPC: H04L12/26
Abstract: 本发明公开一种网络互连设备自主可控度评估方法，采用“基于过程要素和研制团队背景的层次分析法”进行评估内容分析，将产品的研发生产过程视为多个过程，分别进行过程要素分析。从研发过程、核心技术、生产制造、研发人员等方面提出自主可控度的评估体系，包括准入条件、评估内容及权重值、评估工具和环境、评估过程、分值模型、等级划分六部分。本发明能够准确、全面的计算出网络互连设备的自主化程度，评估出网络互连设备国产化率。本评估体系明确了进行自主可控度评估的一级评估内容和权重值，以及每一项一级评估内容包括的二级评估内容和权重值。科学系统、指标明确，可指导对网络互连设备的自主可控度评估。
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公开(公告)号：CN103176930B
公开(公告)日：2015-08-12
申请号：CN201310113269.6
申请日：2013-04-02
Applicant: 无锡江南计算技术研究所
IPC: G06F13/20
Abstract: 本发明提供了一种基于标准PCIe上行端口的IO扩展架构方法。使用标准PCIe上行端口的分层多级总线扩展，第一级为PCIe总线，第二级为PCI总线，第三级为传统总线，其中BIOS挂在传统总线下；通过带外的同步串行通路注入申威处理器所需的初始配置和初始执行代码，初始执行代码只需一次深度优先的枚举，就完成了传统设备的访问通路构建，使得申威处理器可以快速获取BIOS内容；通过带外的同步串行通路，可向CPU发出不可屏蔽中断，用于睡眠状态下的唤醒等目的。
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公开(公告)号：CN103150262B
公开(公告)日：2015-08-12
申请号：CN201310112919.5
申请日：2013-04-02
Applicant: 无锡江南计算技术研究所
IPC: G06F12/06
Abstract: 本发明提供了一种管道式串行接口闪存访问装置。所述管道式串行接口闪存访问装置通过实现特定的管道硬件逻辑，并按自定义的管道访问协议来实现对串行接口闪存的管道方式访问。所述管道式串行接口闪存访问装置通过提供一个只有2字节I/O空间的访问界面，就可实现串行接口闪存的读、写、擦除等各种操作，并配合相应的仲裁机制，提供了离线、带内以及带外三种访问方法，为硬件系统设计时从多个途径访问串行接口闪存提供很大的灵活性，并且能够降低串行接口闪存的系统研发成本和调试周期。
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