公开(公告)号：CN114723920A

公开(公告)日：2022-07-08

申请号：CN202210455895.2

申请日：2022-04-24

Applicant: 南京大学 ,  江苏图客机器人有限公司

Inventor： 陈力军 ,  刘佳 ,  吉文豪 ,  李文杰 ,  鄢伟

IPC: G06T17/20 ,  G06T7/73 ,  G06F17/16

Abstract: 本发明提供了一种基于点云地图的视觉定位方法，包括点云地图生成模块、视觉惯性里程计构建模块，以及基于点云地图的视觉匹配定位模块。其中点云地图模块通过融合激光，IMU以及GPS信息建立高精度的点云地图；视觉惯性里程计构建模块先提取视觉特征点，使用光流法追踪前后帧特征点，并对IMU进行预积分，和视觉特征点进行融合，构建视觉惯性里程计，输出每一帧的初始位姿，并恢复特征点的深度；基于已有地图的视觉匹配定位模块根据初始位置从点云地图中提取子图，通过视觉恢复的特征点投影到3D空间地图坐标系下，并在当前子图中查询最近点。对于视觉和地图匹配到的最近点，采用基于对偶四元数的RANSAC算法优化当前帧的位姿。

公开(公告)号：CN111654353A

公开(公告)日：2020-09-11

申请号：CN201910162244.2

申请日：2019-03-04

Applicant: 南京大学

Inventor： 王中风 ,  严增超 ,  李文杰 ,  林军

IPC: H04L1/00

Abstract: 随着400G以太网的技术日趋成熟，下一代以太网的研究工作也陆续开展起来，前向纠错码(FEC)方案的选取仍然是下一代以太网研究中的一个重要课题。下一代以太网仍然有望采用至少4路光纤的方案实现，为达到高于800Gbps的总吞吐率，FEC解码器需要在满足编码增益的条件下达到200Gbps甚至更高的吞吐率。在保证高吞吐率的同时，尽可能减少解码器的功耗。本发明公开了一种面向下一代以太网的FEC方案及其解码器的硬件架构。我们采用Hamming码作为外码和RS码作为内码的级联码方案，外码采用软解码，内码采用硬解码。此外，我们还设计了该级联码解码器的硬件架构，经过硬件综合和分析，该解码器可以达到200Gbps的吞吐率。

公开(公告)号：CN110875746A

公开(公告)日：2020-03-10

申请号：CN201811016480.5

申请日：2018-08-29

Applicant: 南京大学

Inventor： 王中风 ,  李文杰 ,  林军

IPC: H03M13/11

Abstract: 本发明公开了一种高速Generalized Integrated Interleaved(GII)code译码器的硬件架构。现有文献对GII的译码算法研究仅仅停留在软件层面，本发明首次提出了GII译码器的硬件架构。该架构充分利用GII码的特性，拥有极高的速度。为满足高吞吐率的要求，在interleave层面采用全并行；而在符号层面，校正子计算单元、嵌套校正子计算单元、钱搜索单元和数值计算单元均采用部分并行。针对算法中嵌套校正子的计算和关键方程系数更新两个部分，本发明设计了对应的高效硬件架构。而在逆矩阵乘法模块中，免去了复杂的矩阵求逆，使用查找表来实现。本架构可以达到极高的吞吐率，再考虑到GII码本身极低的译码复杂度，很适合应用在要求高速和低功耗FEC方案的场景中。

公开(公告)号：CN110875745A

公开(公告)日：2020-03-10

申请号：CN201811016477.3

申请日：2018-08-29

Applicant: 南京大学

Inventor： 王中风 ,  李文杰 ,  林军

IPC: H03M13/11

Abstract: 本发明公开了一种面向高速硬件电路实现的GII码译码算法。修改了传统译码算法的顶层结构，使得译码结构更加规则，因此更加利于硬件电路实现。相比于传统GII译码算法中的iBM算法，本发明采用的riBM算法有着更短的关键路径，这使得更高速的硬件实现成为可能。riBM算法中多项式系数的高效更新方法首次被提出，他允许之前译码阶段的结果可以在后面译码过程中被复用。本发明只在相应阶段计算需要的高阶嵌套校正子，因此消除了传统算法的冗余操作，免去了对高嵌套阶校正子的存储。本发明为GII码提供了面向高速硬件电路实现的译码算法，使得在例如以太网通信等多种要求译码器有高性能高吞吐率的场景中，GII码可以成为一种有竞争力的编码方案。

公开(公告)号：CN111446974A

公开(公告)日：2020-07-24

申请号：CN201910045503.3

申请日：2019-01-16

Applicant: 南京大学

Inventor： 王中风 ,  李文杰 ,  林军

IPC: H03M13/15 ,  H03M13/00

Abstract: 本发明公开了一种低复杂度低延迟的GII-BCH编码器的硬件架构。现有文献对GII-BCH的编码算法研究仅仅停留在软件层面，本发明首次提出了GII-BCH编码器的硬件架构。该架构对GII-BCH的所有子码进行并行编码，子码的信息序列同时进入编码器，在经过一定延迟之后，编码器开始输出编码后的子码序列。该并行结构使得该编码器架构在要求高吞吐率应用场景中有着很大潜力。此外，传统GII-BCH码的编码器有着极高的硬件复杂度和延迟。我们对传统的编码算法进行修改，简化了转移矩阵，并且直接从转移矩阵中得到系数向量。系数向量主导了编码器的结构，因此我们由更为简化的系数向量得到复杂度更低，延迟更短的GII-BCH编码器。