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公开(公告)号：CN114637467A
公开(公告)日：2022-06-17
申请号：CN202210231738.3
申请日：2022-03-10
Applicant: 之江实验室
IPC: G06F3/06
Abstract: 本发明公开了一种基于三维DRAM内存控制器的访存性能提升方法，提出针对新型的大位宽三维DRAM的界面缓存机制和行命中处理机制；如果用户访存请求命中了已缓存于界面缓存器的数据，则该次访存可以直接由界面缓存器响应；如果用户访存请求未命中界面缓存但发生了行命中，则该次访存可以由内存控制器执行少量的DRAM存储阵列操作来响应；如果用户访存请求同时发生界面缓存缺失和行缺失，则该次访存可以由内存控制器执行常规的DRAM存储阵列操作来响应。本发明可以有效减少内存控制器对DRAM存储阵列的操作次数以及减少数据进出DRAM存储阵列的频率，从而降低运算单元对所需数据的访存延迟，提升访存性能并降低访存功耗。
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