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公开(公告)号：CN112332857B
公开(公告)日：2023-08-08
申请号：CN202011144970.0
申请日：2020-10-23
Applicant: 中国科学院计算技术研究所
IPC: H03M13/11
Abstract: 本发明提供一种用于LDPC码的循环移位网络系统，包括：数据输入模块，用于提供384比特的输入序列；配置模块，用于根据LDPC的右移参数以及扩展因子配置右移模块和左移模块的右移值和左移值；右移模块，用于将所述输入序列的数据按照所配置的右移值进行右移，得到右移后的384比特右移结果；左移模块，用于将所述输入序列的数据按照所配置的左移值进行左移，得到左移后的384比特左移结果；合并信号计算模块，用于将所述左移模块的左移值映射为一个384比特的合并信号；数据合并模块，用于根据所述合并信号，将右移后的384比特右移结果和左移后的384比特左移结果进行合并，得到384比特循环移位结果。
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公开(公告)号：CN112929127B
公开(公告)日：2022-05-24
申请号：CN202110100413.7
申请日：2021-01-26
Applicant: 中国科学院计算技术研究所
IPC: H04L1/00
Abstract: 本发明提供一种用于5G NR LDPC码的并行解交织和解速率匹配的方法，用于将接收的数据包存储到环形缓冲器，其中环形缓冲器分为Q个存储区域，Q为调制阶数，所述Q个存储区域视为虚拟矩阵储存器的Q行，所述方法包括：步骤100：根据重传版本号、接收的速率匹配长度E、调制阶数Q、填充比特长度fill_num及起始地址fill_start确定在环形缓冲器中的Q个存储区域的起始地址；步骤200：从接收到的数据包的第一位起依次将每Q位数据中的第i位数据存储到第i个存储区域，直到将数据包的数据全部存储到所述环形缓冲器，其中i＝0…，Q‑1。基于本发明的实施例，可以降低处理时延，并降低内部存储器大小，同时避免了与总线交互带来的传输效率问题。
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Patent Agency Ranking
公开(公告)号：CN112332857A
公开(公告)日：2021-02-05
申请号：CN202011144970.0
申请日：2020-10-23
Applicant: 中国科学院计算技术研究所
IPC: H03M13/11
Abstract: 本发明提供一种用于LDPC码的循环移位网络系统，包括：数据输入模块，用于提供384比特的输入序列；配置模块，用于根据LDPC的右移参数以及扩展因子配置右移模块和左移模块的右移值和左移值；右移模块，用于将所述输入序列的数据按照所配置的右移值进行右移，得到右移后的384比特右移结果；左移模块，用于将所述输入序列的数据按照所配置的左移值进行左移，得到左移后的384比特左移结果；合并信号计算模块，用于将所述左移模块的左移值映射为一个384比特的合并信号；数据合并模块，用于根据所述合并信号，将右移后的384比特右移结果和左移后的384比特左移结果进行合并，得到384比特循环移位结果。
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公开(公告)号：CN112332856A
公开(公告)日：2021-02-05
申请号：CN202011137500.1
申请日：2020-10-22
Applicant: 中国科学院计算技术研究所
IPC: H03M13/11
Abstract: 本发明实施例提供了一种准循环LDPC码的层译码方法及装置，该方法包括：获取待译码的软信息，将待译码的软信息作为变量节点信息；进行循环移位预处理以使基矩阵对应的变量节点首次读取该变量节点信息时能直接得到所需的顺序；逐层进行迭代译码，迭代译码时逐层更新变量节点信息和校验节点信息，得到译码结果，其中，更新变量节点信息的写回操作前按照当前层与下一关联层的相对移位值进行一次循环移位以使下次读取该变量节点信息时能直接得到所需的顺序；本发明降低了译码处理延迟，提高了译码效率。
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公开(公告)号：CN112332856B
公开(公告)日：2023-07-25
申请号：CN202011137500.1
申请日：2020-10-22
Applicant: 中国科学院计算技术研究所
IPC: H03M13/11
Abstract: 本发明实施例提供了一种准循环LDPC码的层译码方法及装置，该方法包括：获取待译码的软信息，将待译码的软信息作为变量节点信息；进行循环移位预处理以使基矩阵对应的变量节点首次读取该变量节点信息时能直接得到所需的顺序；逐层进行迭代译码，迭代译码时逐层更新变量节点信息和校验节点信息，得到译码结果，其中，更新变量节点信息的写回操作前按照当前层与下一关联层的相对移位值进行一次循环移位以使下次读取该变量节点信息时能直接得到所需的顺序；本发明降低了译码处理延迟，提高了译码效率。
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公开(公告)号：CN112929127A
公开(公告)日：2021-06-08
申请号：CN202110100413.7
申请日：2021-01-26
Applicant: 中国科学院计算技术研究所
IPC: H04L1/00
Abstract: 本发明提供一种用于5G NR LDPC码的并行解交织和解速率匹配的方法，用于将接收的数据包存储到环形缓冲器，其中环形缓冲器分为Q个存储区域，Q为调制阶数，所述Q个存储区域视为虚拟矩阵储存器的Q行，所述方法包括：步骤100：根据重传版本号、接收的速率匹配长度E、调制阶数Q、填充比特长度fill_num及起始地址fill_start确定在环形缓冲器中的Q个存储区域的起始地址；步骤200：从接收到的数据包的第一位起依次将每Q位数据中的第i位数据存储到第i个存储区域，直到将数据包的数据全部存储到所述环形缓冲器，其中i＝0…，Q‑1。基于本发明的实施例，可以降低处理时延，并降低内部存储器大小，同时避免了与总线交互带来的传输效率问题。
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公开(公告)号：CN112054808A
公开(公告)日：2020-12-08
申请号：CN202011048580.3
申请日：2020-09-29
Applicant: 中国科学院计算技术研究所
IPC: H03M13/13
Abstract: 本发明提供一种Polar码的编码方法，包括：一种Polar码编码方法，利用码长为2N的Polar编码模块实现码长为2N+1的编码，N为任意正整数，所述方法包括下列步骤：步骤100：将将待编码的数字序列分为和两部分，其中步骤200：对输入获得输出步骤300：对输入获得输出步骤400:将和按位模2相加的结果作为码长为2N+1编码输出的低2N位，将作为码长为2N+1编码输出的高2N位。基于本发明的实施例，在不增加硬件的情况下，缩短了关键路径，大大提升编码器的速率。
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