公开(公告)号：CN110795027B

公开(公告)日：2024-05-14

申请号：CN201910670679.8

申请日：2019-07-24

Applicant: 三星电子株式会社

Inventor： 郭永淏 ,  沈昊俊 ,  崔光熙

IPC: G06F3/06

Abstract: 提供了固态存储设备及包括该固态存储设备的电子系统。固态存储设备包括控制器和多个非易失性存储器件。所述多个非易失性存储器件的维护条件由所述固态存储设备从内部监视。在确定满足所述维护条件时，所述固态存储设备通知外部主机。所述控制器可以在几乎不受主机干扰的情况下对所述多个非易失性存储器件执行所述维护操作，并且确保数据由所述多个非易失性存储器件可靠地保持。

公开(公告)号：CN107918594B

公开(公告)日：2023-09-12

申请号：CN201710875026.4

申请日：2017-09-25

Applicant: 三星电子株式会社

Inventor： 郭永淏 ,  崔光熙

IPC: G06F13/42

Abstract: 本发明提供了一种能够用于PCIe的半导体装置、PCIe系统以及操作PCIe系统和用于PCIe的半导体装置的方法。所述能够用于PCIe的半导体装置包括：分别被构造为在PCIe环境中发送和接收数据的各个端口；以及PCIe控制器，其被构造为在能够用于PCIe的半导体装置与另一能够用于PCIe的半导体装置之间设置链路。所述链路包括在各个端口中的至少一个端口上实施的至少一个通路。PCIe控制器包括链路训练和状况状态机，其被构造为根据各个端口的第一排序执行第一通路号协商并根据与各个端口的第一排序不同的各个端口的第二排序执行第二通路号协商，并且根据第一通路号协商和第二通路号协商的结果确定链路的最佳链路宽度。

公开(公告)号：CN110795027A

公开(公告)日：2020-02-14

申请号：CN201910670679.8

申请日：2019-07-24

Applicant: 三星电子株式会社

Inventor： 郭永淏 ,  沈昊俊 ,  崔光熙

IPC: G06F3/06

Abstract: 提供了固态存储设备及包括该固态存储设备的电子系统。固态存储设备包括控制器和多个非易失性存储器件。所述多个非易失性存储器件的维护条件由所述固态存储设备从内部监视。在确定满足所述维护条件时，所述固态存储设备通知外部主机。所述控制器可以在几乎不受主机干扰的情况下对所述多个非易失性存储器件执行所述维护操作，并且确保数据由所述多个非易失性存储器件可靠地保持。

公开(公告)号：CN117294413A

公开(公告)日：2023-12-26

申请号：CN202310748835.4

申请日：2023-06-21

Applicant: 三星电子株式会社 ,  汉阳大学校产学协力团

Inventor： 崔同镐 ,  韩在悳 ,  宋庸镐 ,  郭永淏 ,  成恺伦 ,  梁东柱 ,  崔光熙 ,  徐亨旼

IPC: H04L7/04 ,  H03L7/083 ,  H03L7/081

Abstract: 一种时钟数据恢复电路包括：锁相环，其被配置为响应于接收的时钟信号来生成相位相对于彼此不相等的多个时钟信号，以及相位插值器，其被配置为对多个时钟信号的相位进行插值，以生成多相位采样时钟信号。还提供了采样时钟调整电路，其被配置为通过在多相位采样时钟信号的采样时间点对接收的数据信号进行采样来生成多个数据码元，并且还被配置为：从多个数据码元检测第一数据模式以及第二数据模式，第一数据模式被设置为具有紧接在第一参考数据码元之前的转变点，第二数据模式被设置为具有紧接在第二参考数据码元之后的转变点，在用于对第一参考数据码元进行采样的采样时间点，检测第一数据模式的第一信号电平，在用于对第二参考数据码元进行采样的采样时间点检测第二数据模式的第二信号电平，并且根据将第一信号电平与第二信号电平进行比较的结果，调整多相位采样时钟信号的相位。

公开(公告)号：CN107918594A

公开(公告)日：2018-04-17

申请号：CN201710875026.4

申请日：2017-09-25

Applicant: 三星电子株式会社

Inventor： 郭永淏 ,  崔光熙

IPC: G06F13/42

CPC classification number: G06F13/385 ,  G06F11/2005 ,  G06F13/124 ,  G06F13/4286 ,  G06F13/4282 ,  G06F2213/0026

Abstract: 本发明提供了一种能够用于PCIe的半导体装置、PCIe系统以及操作PCIe系统和用于PCIe的半导体装置的方法。所述能够用于PCIe的半导体装置包括：分别被构造为在PCIe环境中发送和接收数据的各个端口；以及PCIe控制器，其被构造为在能够用于PCIe的半导体装置与另一能够用于PCIe的半导体装置之间设置链路。所述链路包括在各个端口中的至少一个端口上实施的至少一个通路。PCIe控制器包括链路训练和状况状态机，其被构造为根据各个端口的第一排序执行第一通路号协商并根据与各个端口的第一排序不同的各个端口的第二排序执行第二通路号协商，并且根据第一通路号协商和第二通路号协商的结果确定链路的最佳链路宽度。