系统芯片和包括在系统芯片中的互连总线

    公开(公告)号:CN115022114A

    公开(公告)日:2022-09-06

    申请号:CN202210211942.9

    申请日:2022-03-04

    Abstract: 提供了一种系统芯片和互连总线。系统芯片包括:具有第一安全级别的第一从装置;具有第二安全级别的第二从装置;具有第三安全级别的第一主装置,第一主装置输出对第一从装置的第一访问请求和对第二从装置的第二访问请求;安全功能保护控制器,其输出与第一安全级别对应的第一属性信息、与第二安全级别对应的第二属性信息以及与第三安全级别对应的第三属性信息;以及互连总线,其接收第一属性信息、第二属性信息和第三属性信息,当确定第三安全级别高于或等于第一安全级别时将第一访问请求传送至第一从装置,并且当确定第三安全级别低于第二安全级别时阻止第二访问请求。

    系统芯片、总线接口连接电路和其总线接口连接方法

    公开(公告)号:CN111008170B

    公开(公告)日:2023-11-24

    申请号:CN201911149385.7

    申请日:2015-02-17

    Abstract: 本发明提供了一种系统芯片、总线接口连接电路和其总线接口连接方法。所述系统芯片包括:第一接口,其被配置为通过第一信道以第一传送率与第一时钟信号同步地发送有效负载;以及第二接口,其包括:有效负载贮存器,其连接至第一信道,并被配置为从第一信道接收有效负载;以及有效负载接收器,其连接至有效负载贮存器,并被配置为通过第二信道以第二传送率与第二时钟同步地从有效负载贮存器接收有效负载。第二信道的长度比第一信道的长度更短,并且第一时钟信号与第二时钟信号异步。

    系统芯片、总线接口连接电路和其总线接口连接方法

    公开(公告)号:CN104866453A

    公开(公告)日:2015-08-26

    申请号:CN201510086595.1

    申请日:2015-02-17

    Abstract: 本发明提供了一种系统芯片、总线接口连接电路和其总线接口连接方法。所述系统芯片包括:第一接口,其被配置为通过第一信道以第一传送率与第一时钟信号同步地发送有效负载;以及第二接口,其包括:有效负载贮存器,其连接至第一信道,并被配置为从第一信道接收有效负载;以及有效负载接收器,其连接至有效负载贮存器,并被配置为通过第二信道以第二传送率与第二时钟同步地从有效负载贮存器接收有效负载。第二信道的长度比第一信道的长度更短,并且第一时钟信号与第二时钟信号异步。

    用于减少操作时间的半导体系统及其操作方法

    公开(公告)号:CN119960838A

    公开(公告)日:2025-05-09

    申请号:CN202411455493.8

    申请日:2024-10-18

    Abstract: 一种半导体系统,包括:存储器,用于存储数据;第一主知识产权(IP)块,被配置为生成第一唤醒信号;第一总线块,被配置为在响应于第一唤醒信号而执行唤醒操作时生成第二唤醒信号;第二总线块,被配置为在响应于第二唤醒信号而执行唤醒操作时生成第三唤醒信号;以及第三总线块,被配置为执行与存储器的数据通信并且响应于第三唤醒信号而执行唤醒操作。

    系统芯片、总线接口连接电路和其总线接口连接方法

    公开(公告)号:CN104866453B

    公开(公告)日:2019-12-13

    申请号:CN201510086595.1

    申请日:2015-02-17

    Abstract: 本发明提供了一种系统芯片、总线接口连接电路和其总线接口连接方法。所述系统芯片包括:第一接口,其被配置为通过第一信道以第一传送率与第一时钟信号同步地发送有效负载;以及第二接口,其包括:有效负载贮存器,其连接至第一信道,并被配置为从第一信道接收有效负载;以及有效负载接收器,其连接至有效负载贮存器,并被配置为通过第二信道以第二传送率与第二时钟同步地从有效负载贮存器接收有效负载。第二信道的长度比第一信道的长度更短,并且第一时钟信号与第二时钟信号异步。

    监测电子装置的性能的系统和方法

    公开(公告)号:CN116257413A

    公开(公告)日:2023-06-13

    申请号:CN202211567468.X

    申请日:2022-12-07

    Abstract: 一种监测电子装置的性能的系统包括:多个性能监测电路,所述多个性能监测电路被包括在所述电子装置中,其中,所述多个性能监测电路被配置为生成包括所述电子装置的性能数据的多个监测输出信号;监测总线,所述监测总线被配置为接收所述多个监测输出信号并且通过将所述多个监测输出信号中包括的所述性能数据进行交织生成总线输出信号;以及嵌入式追踪路由器,所述嵌入式追踪路由器被配置为接收所述总线输出信号并且将所述总线输出信号中包括的所述性能数据存储在所述电子装置中包括的存储器件中。

    系统芯片、总线接口连接电路和其总线接口连接方法

    公开(公告)号:CN111008170A

    公开(公告)日:2020-04-14

    申请号:CN201911149385.7

    申请日:2015-02-17

    Abstract: 本发明提供了一种系统芯片、总线接口连接电路和其总线接口连接方法。所述系统芯片包括:第一接口,其被配置为通过第一信道以第一传送率与第一时钟信号同步地发送有效负载;以及第二接口,其包括:有效负载贮存器,其连接至第一信道,并被配置为从第一信道接收有效负载;以及有效负载接收器,其连接至有效负载贮存器,并被配置为通过第二信道以第二传送率与第二时钟同步地从有效负载贮存器接收有效负载。第二信道的长度比第一信道的长度更短,并且第一时钟信号与第二时钟信号异步。

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