公开(公告)号：CN1049742A

公开(公告)日：1991-03-06

申请号：CN90104916.6

申请日：1990-06-09

Applicant: 三星电子株式会社

Inventor： 崔勲 ,  赵秀仁

IPC: G11C7/00

CPC classification number: G11C11/4094 ,  G11C11/4072 ,  G11C11/409 ,  G11C11/4096 ,  G11C29/34

Abstract: 一种扩展的用于存储器电路中DRAM检测的快速写入电路具有均衡和连接部分，节点连接部分以及写信号处理部分。所构成的快速位线节点结构将所有位线连接起来并通过该快速位线形成一条数据写入通道；因此，DRAM的布局简单而且用于均衡作用的位线的电平稳定性相当可靠。根据本发明，无需使用I/O线，通过位线直接将数据写入每个存储单元，而且有可能在同一时刻快速把数据写入连接到一个所选择的字线上的每个存储单元上。

公开(公告)号：CN1021998C

公开(公告)日：1993-09-01

申请号：CN90106779.2

申请日：1990-07-31

Applicant: 三星电子株式会社

Inventor： 崔勲 ,  徐东一

IPC: G11C8/02

CPC classification number: G11C29/80 ,  G11C29/24 ,  G11C29/34 ,  G11C29/78

Abstract: 一种带有正常列和冗余列的半导体存储器件包括用于指定正常列的正常列译码器和用于指定冗余列的冗余列译码器以使来自正常列的位与来自冗余列的位相组合，从而提供一套无缺陷的全部位组。这可通过使正常列译码器和冗余列译码器一起操作来实现。本申请涉及减少半导体存储器件中功率损耗及所要求的冗余存储器单元数量的问题。

公开(公告)号：CN1018401B

公开(公告)日：1992-09-23

申请号：CN90104919.0

申请日：1990-06-20

Applicant: 三星电子株式会社

Inventor： 崔勲 ,  徐东一

IPC: G11C7/00

CPC classification number: G11C8/12 ,  G11C11/4072 ,  G11C11/4096 ,  G11C11/4097 ,  G11C29/34 ,  G11C29/36

Abstract: 本发明公开了一种在存储装置(DRAM)中改进的高速写测试方法，通过该方法能够在内部或在外部把相同的数据写入存储装置的存储单元阵列的所有存储单元。位线的排列方式是，在整个存储单元阵列中位线B/L和B/L是交替的，以便使一条字线仅与一种位线(B/L或B/L)相连，由数据控制器构成的数据供给电路根据与被选字线相连的位线种类控制输入/输出驱动器。