本发明涉及一种可任意选择除率范围的小数除法器，用于锁相环(PLL)中。一种可任意选择除率范围的小数除法器，设有由多个单位除法器级联而成的∑Δ小数除法器环路，每个单位除法器为一级，在所述∑Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述∑Δ小数除法器环路的信号输出端和控制输入端与选择器连接。本发明的最小除率不受单位除法器2/3的数目限制，设计者可以自由地选择所需要的除率范围，同时，其输出能保证在所有的除率范围内，输出都为正确频率并且初始相位相同的信号。